KR100459932B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 산화막 재질의 살리사이드(Salicide) 방지막 형성 온도에 기인하는 소자 특성 열화를 방지할 수 있는 반도체장치의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체장치의 제조방법은, 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계와, 상기 반도체기판의 활성영역 상에 게이트를 형성하는 단계와, 상기 게이트가 형성된 반도체기판에 소오스 및 드레인 형성용 불순물을 이온주입하는 단계와, 상기 이온주입된 불순물이 활성화되도록 기판 결과물에 대해 1차 어닐링을 수행하여 상기 게이트 양측의 기판 표면 내에 소오스 및 드레인을 형성하는 단계와, 상기 기판 결과물에 대해 상기 1차 어닐링 동안에 증가된 인터스티셜 스테이트(interstitial state)가 감소되도록 2차 어닐링을 수행하는 단계와, 상기 기판 결과물 상에 살리사이드 방지막용 산화막을 증착하고 상기 산화막을 소정 부분에만 남도록 선택적으로 제거하는 단계와, 상기 게이트와 소오스 및 드레인 표면에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는, 산화막 재질의 살리사이드(salicide) 방지막 형성 온도에 기인하는 소자 특성 열화를 방지할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 크기가 작고 작동속도가 빠르며 전력소모가 낮은 소자 제조의 필요성이 증가되고 있다. 특히, 모스소자가 0.5 μm 이하로 크기가 작아짐에 따라 기생 직렬 저항이 심화되어 회로의 작동속도를 저하시키게 된다.
이러한 직렬 저항 문제를 개선하여 저항 정전용량 지연시간(RC delay time)을 단축시키기 위한 노력이 여러 방법에서 진행되어지고 있다. 예를 들면, 구리를 이용한 배선방법이라든지 각 배선층사이에 유전율이 낮은 절연막을 사용한다든지 하는 것들을 대표적인 예로 들 수가 있다.
그 외에 가장 많이 사용하는 방법중 하나는 활성영역 및 게이트전극에 실리사이드(silicide)를 형성하여 저항을 낮추는 방법이다. 특히, Shibata 등이 PtSi를 사용한 살리사이드(self-aligned silicide)구조와 Ting 등에 의해 발표된 TiSi2를 사용한 살리사이드 구조를 대표적으로 들 수 있다.
한편, 반도체 제조과정중에는 이와 같이 저항이 낮은 살리사이드 구조를 갖는 활성영역이 필요한 반면, 특수한 경우에는 살리사이드가 필요하지 않은 부분이 필요하게 된다. 즉, CMOS 로직에서의 ESD부분이라든가, 임베디드 메모리반도체에서의 메모리 부분이라든가, 시모스 이미지 센서(CMOS Image Sensor)반도체에서의 포토다이오드영역과 같은 부분은 누설전류 감소를 위해 살리사이드가 되지 않는 활성영역이 필요하게 된다.
결국, 이러한 반도체 제조공정에서는 살리사이드 구조가 적용된 활성영역과 살리사이드가 적용되지 않은 활성영역을 동시에 제조하여야 한다.
일반적으로, 이러한 반도체소자를 제조하는 방법은 살리사이드를 형성하기 전에 살리사이드 방지막을 적층한후, 살리사이드가 필요하지 않은 부분에만 방지막이 남도록 하여 살리사이드 형성시에 그 부분만 형성되지 않도록 하는 공정을 사용하게 된다.
이러한 공정방법은 Shou-Gwo Wuu 등이 제안하였는데, 그 내용은 시모스 이미지 센서 제조공정에 대해 설명한 것이나 다른 공정에 있어서도 같은 방법을 사용하므로 충분한 실시예가 될 수 있다.
한편, 위와 같은 방지막으로 산화막을 주로 사용하는데, 이러한 산화막은 열공정이 반드시 필요하게 된다. 따라서, PE-CVD와 같은 저온의 산화막은 누설전류 측면에서 불리하다.
그런데, 600 ℃ 이상의 산화막을 살리사이드 방지막으로 사용할 경우, 그 열공정에 의해 소자를 이루는 불순물의 재분포현상이 발생하고 그에 따라 단채널 효과와 같은 소자의 치명적 열화현상이 발생하게 된다.
이러한 관점에서, 종래기술에 따른 반도체장치의 제조방법을 도 1 내지 6을 참조하여 설명하면 다음과 같다.
도 1 내지 도 5는 종래기술에 따른 반도체장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도 6은 종래기술에 따른 반도체장치에 있어서, 방지막으로 산화막을 사용한 경우(B)와 산화막을 사용하지 않은 경우(A)의 각각에 대해 트랜지스터의 문턱전압 (Threshold voltage)의 경향성을 나타낸 그래프이다.
종래기술에 따른 반도체장치의 제조방법은, 도 1에 도시된 바와같이, 반도체기판(1)내에 활성영역과 비활성영역을 분할하는 트렌치소자분리막(3)을 형성한다.
그다음, 상기 반도체기판(1)의 활성영역상에 게이트산화막(5)과 게이트전극 (7)을 형성하고, 상기 게이트전극(7)의 양측면에 측벽스페이서(9)을 형성한다.
이어서, 도 2에 도시된 바와같이, 상기 측벽스페이서(9)의 양측아래의 반도체기판(1)내에 소오스 및 드레인 형성용 불순물을 이온주입하여 소오스 및 드레인(11)을 형성한다. 이때, 통상적으로 N형 트랜지스터일때는 인 또는 As을 사용하고, P형 트랜지스터일 때는 B 나 BF2등의 불순물을 이온주입하여 소오스 및 드레인을 형성한다.
그다음, 도면에는 도시하지 않았지만, 상기 결과물에 열공정을 진행한다. 이때, 상기 열공정은 주입된 불순물이 활성화되도록 하기 위해 반드시 필요하다. 또한, 확산로(furnace)를 이용한 열처리를 진행할 경우에는 불순물이 원하지 않는 방향으로의 재분포 현상이 발생하여 소자가 열화되는 문제가 발생하므로 RTP(Rapid Thermal Process)를 이용하여 통상 900 내지 1200 ℃ 사이에서 약 10 초 내지 30초동안 실시한다.
이어서, 도 3에 도시된 바와같이, 전체 구조의 상면에 살리사이드방지막으로 사용하기 위한 산화막(13)을 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 산화막(13)상에 감광막을 도포하고, 상기 감광막을 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 포함한 식각공정을 통해 필요한 부분에만 남도록 선택적으로 제거하여 감광막패턴(15)을 형성한다. 이어서, 상기 감광막패턴(15)을 마스크로 상기 산화막(13)을 선택적으로 제거한다.
그다음, 도 5에 도시된 바와같이, 감광막패턴을 제거한 후, 선택적으로 제거되고 남은 산화막(13a)을 포함한 전체 결과물 상에 살리사이드막을 형성하기 위한 금속막(미도시)을 적층한후 적당한 열처리를 진행하여 상기 소오스 및 드레인(11) 그리고 게이트(7) 표면에 살리사이드막(17)을 형성한다.
이후, 통상의 시모스(CMOS) 로직 제조공정을 차례로 수행한다.
그러나, 상기와 같은 종래기술에 따른 반도체장치의 제조방법에 있어서는 다음과 같은 문제점들이 있다.
종래기술에 따른 반도체장치의 제조방법에 있어서는, 도 3에 도시된 공정전에 불순물의 활성화를 위해 어닐링 공정을 진행하게 되는데, 그 어닐링 공정 동안 인터스티셜 스테이트(interstitial state)가 증가하게 되는 바, 이렇게 증가된 인터스티셜 스테이트에 의해 600℃ 이상 온도에서의 산화막 증착시 소오스 및 드레인을 이루는 불순물인 인의 확산이 증가함으로써 소자 열화 현상이 발생된다.
즉, 도 3에서와 같이 살리사이드막으로 이용하기 위한 산화막을 증착할때 600℃ 이상의 온도가 필요한 LP-CVD 산화막을 이용할 경우는 반도체소자의 심각한 열화 현상이 발생한다.
또한, 살리사이드방지막으로 산화막을 사용한 경우에, 도 6에서와 같이, 트랜지스터의 채널길이가 짧아질수록 문턱전압이 낮아지는 단채널효과 현상이 심하게 나타나고 있음을 알 수 있다. 이는 산화막 적층시에 사용되는 열공정에 의해 트랜지스터의 소오스 및 드레인을 이루는 분순물의 확산에 의한 재분포 현상에 의한 것으로 알려졌다.
실제로, 기판내부에 분포되어 있는 불순물의 농도를 측정한 결과 트랜지스터의 소오스 및 드레인을 형성하고 있는 인(phosphorus)이, 산화막을 사용한 경우가 산화막을 사용하지 않은 경우에 비해 더 깊게 분포한다.
한편, 종래기술에 있어서, 살리사이드를 선택적으로 형성하고자 하는 경우에 소자특성이 열화되는 것을 방지하기 위해 저온공정인 PE-CVD에 의한 산화막을 사용하는 방법이 있으나 누설전류 측면에서 불리하다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 살리사이드방지막으로 고온의 산화막을 사용하더라도 소자의 열화현상이 발생되는 것을 억제시킬 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 5는 종래기술에 따른 반도체장치의 제조방법을 설명하기 위한 공정별 단면도.
도 6 은 종래기술에 따른 반도체장치에 있어서, 방지막으로 산화막을 사용한 경우(A)와 산화막을 사용하지 않은 경우(B)의 각각에 대해 트랜지스터의 문턱전압 (Threshold voltage)의 경향성을 나타낸 그래프.
도 7 내지 도 11은 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 트렌치소자분리막
25 : 게이트산화막 27 : 게이트
29 : 측벽스페이서 31 : 소오스 및 드레인
33 : 산화막 35 : 감광막패턴
37 : 살리사이드막
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은, 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계; 상기 반도체기판의 활성영역 상에 게이트를 형성하는 단계; 상기 게이트가 형성된 반도체기판에 소오스 및 드레인 형성용 불순물을 이온주입하는 단계; 상기 이온주입된 불순물이 활성화되도록 기판 결과물에 대해 1차 어닐링을 수행하여 상기 게이트 양측의 기판 표면 내에 소오스 및 드레인을 형성하는 단계; 상기 기판 결과물에 대해 상기 1차 어닐링 동안에 증가된 인터스티셜 스테이트(interstitial state)가 감소되도록 2차 어닐링을 수행하는 단계; 상기 기판 결과물 상에 살리사이드 방지막용 산화막을 증착하고 상기 산화막을 소정 부분에만 남도록 선택적으로 제거하는 단계; 및 상기 게이트와 소오스 및 드레인 표면에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제2어닐링 공정은 450 내지 500℃ 온도에서 30 내지 90초 동안 RTP(Rapid Thermal Process) 공정으로 진행하는 것을 특징으로 한다.또한, 상기 살리사이드막을 형성하는 단계는, 상기 산화막이 선택적으로 제거된 기판 결과물 상에 금속막을 증착하는 단계; 상기 기판 결과물에 대해 상기 금속막과 기판 실리콘이 반응하도록 400 내지 600℃의 온도로 1차 열공정을 진행하는 단계; 상기 반응하지 않고 남아 있는 금속막 부분을 제거하는 단계; 및 상기 기판 결과물에 대해 800 내지 1000℃의 온도로 2차 열공정을 진행하는 단계로 구성되는 것을 특징으로 한다.
게다가, 상기 살리사이드 방지막용 산화막으로서는 650℃ 이상의 LP-CVD 방식을 이용한 TEOS 계열의 산화막, 확산로를 이용한 열산화막(thermal oxide) 및 PE-CVD 방식을 이용한 산화막 중에서 어느 하나로 형성하는 것을 특징으로 한다.
부가해서, 상기 금속막은 Ti막 또는 Co막을 사용하는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체장치의 제조방법은 첨부된 도면을 참조하여 상세히 설명한다.
도 7 내지 도 11은 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 바람직한 실시예에 따른 반도체장치의 제조방법은, 도 7에 도시된 바와같이, 먼저 반도체기판(21)내에 활성영역과 비활성영역을 분할하는 트렌치소자분리막(23)을 형성한다.
그다음, 상기 반도체기판(21)의 활성영역상에 게이트산화막(25)과 게이트전극 (27)을 형성하고, 상기 게이트전극(27)의 양측면에 측벽스페이서(29)을 형성한다.
이어서, 도 8에 도시된 바와같이, 상기 측벽스페이서(29)의 양측아래의 반도체기판(21) 내에 소오스 및 드레인 형성용 불순물을 이온주입한다. 이때, 통상적으로 N형 트랜지스터일때는 인 또는 As을 사용하고, P형 트랜지스터일 때는 B 나 BF2등의 불순물을 이온주입한다. 한편, 상기 불순물의 이온주입방법은 종래기술과 차이가 없으며, 본 발명의 권리부분이 아니므로 에너지 및 불순물 양에 대한 자세한 설명은 생략하기로 한다.
그다음, 상기 기판 결과물에 대해 이온주입된 불순물이 활성화되도록 1차 어닐링 공정을 진행하고, 이를 통해, 측벽스페이서(29)를 포함한 게이트 양측아래의 반도체기판(21) 내에 소오스 및 드레인(31)을 형성한다. 이때, 상기 1차 어닐링 공정은 RTP(Rapid Thermal Process) 방식을 이용하여 900 내지 1200℃에서 10초 내지 30초 동안 진행한다.
이어서, 상기 1차 어닐링 공정을 진행한 후, 추가로 2차 어닐링 공정을 진행한다. 상기 2차 어닐링 공정은 상기 1차 어닐링을 포함한 소오스 및 드레인(31)을 형성하는 과정에서 발생 및 증가된 인터스티셜 스테이트를 감소시키기 위한 것으로, 450 내지 500℃의 온도에서 30 내지 90초 동안 진행한다. 이와 같은 2차 어닐링을 추가 수행함에 따라, 인터스티셜 스테이트를 감소시킴으로써, 후속에서 살리사이드 방지막용 산화막을 600℃ 이상의 고온에서 증착하더라도 소자 특성 열화는 효과적으로 억제할 수 있게 된다.한편, 상기 2차 어닐링 공정을 450℃ 이하의 온도와 30초 이하의 시간 동안 진행할 경우, 충분한 어닐링 효과를 볼 수 없으며, 마찬가지로, 500℃ 이상 및 90초 이상으로 진행할 경우도 인터스티셜 스테이트의 감소 효과가 줄어든다.
그다음, 도 9에 도시된 바와같이, 전체 구조의 상면에 살리사이드방지막으로 사용하기 위한 산화막(33)을 형성한다. 이때, 상기 산화막(33)으로는 LP-CVD 방식을 이용한 TEOS계열의 산화막, 확산로를 이용한 열산화막(thermal oxide), 또는, PE-CVD 방식을 이용한 산화막 등 모두를 사용할 수 있다.
이어서, 도 10에 도시된 바와같이, 상기 산화막(33)상에 감광막을 도포하고, 상기 감광막을 포토리소그라피 공정기술을 통한 노광과 현상공정 및 식각공정을 통해 필요한 부분에만 남도록 선택적으로 제거하여 감광막패턴(35)을 형성한다.
이어서, 상기 감광막패턴(35)을 마스크로 상기 산화막(33)을 선택적으로 제거한다. 이때, 상기 산화막(33)을 식각하는 방법으로는 건식식각 및 습식식각중 어느 방법이든 모두 가능하지만, 기판에 결함을 주지 않는 방법을 사용하는 것이 바람직하다.
그다음, 도 11에 도시된 바와같이, 감광막패턴을 제거한 상태에서, 선택적으로 제거되고 남은 산화막(33a)을 포함한 전체 결과물 상에 살리사이드막을 형성하기 위한 금속막(미도시)을 적층한 후, 적당한 열처리를 진행하여 상기 소오스 및 드레인(31) 그리고 게이트(27) 표면에 살리사이드막(37)을 형성한다. 이때, 상기 금속막은 Ti 또는 Co 를 주로 사용하며, 살리사이드 형성에 필요한 열처리는 2단계로 실시하되, 1단계는 400 내지 600℃, 2단계는 800 내지 1000℃ 정도의 온도에서 RTP 방식으로 진행한다.
이후, 통상적인 시모스(CMOS) 로직 제조 공정을 진행하여 본 발명에 따른 반도체장치의 제조를 완성한다.
상기에서 설명한 바와같이, 본 발명은 소오스 및 드레인 형성을 위한 1차 어닐링 후, 그리고, 살리사이드 방지막용 산화막 증착 전에 추가 어닐링을 진행함으로써, 이러한 추가 어닐링을 통해 소오스 및 드레인 형성 과정에서 발생되고 증가된 인터스티셜 스테이트를 감소시킬 수 있으며, 이에 따라서, 후속하는 살리사이드 방지막용 산화막의 증착시에 그 증착 온도를 600℃ 이상으로 하더라도 소자 특성 열화를 효과적으로 방지할 수 있다.
특히, 이러한 본 발명의 방법은 기존에 사용하던 어닐링 공정을 한번 더 진행하는 것에 불가하므로, 비교적 간단하며, 그래서, 반도체장치의 대량 생산 적용에 문제가 되지 않는다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 활성영역과 비활성영역으로 분할된 반도체기판을 제공하는 단계;상기 반도체기판의 활성영역 상에 게이트를 형성하는 단계;상기 게이트가 형성된 반도체기판에 소오스 및 드레인 형성용 불순물을 이온주입하는 단계;상기 이온주입된 불순물이 활성화되도록 기판 결과물에 대해 1차 어닐링을 수행하여 상기 게이트 양측의 기판 표면 내에 소오스 및 드레인을 형성하는 단계;상기 기판 결과물에 대해 상기 1차 어닐링 동안에 증가된 인터스티셜 스테이트(interstitial state)가 감소되도록 2차 어닐링을 수행하는 단계;상기 기판 결과물 상에 살리사이드 방지막용 산화막을 증착하고 상기 산화막을 소정 부분에만 남도록 선택적으로 제거하는 단계; 및상기 게이트와 소오스 및 드레인 표면에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 2차 어닐링은450 내지 500℃ 온도에서 30 내지 90초 동안 RTP(Rapid Thermal Process) 방식으로 진행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 살리사이드막을 형성하는 단계는상기 산화막이 선택적으로 제거된 기판 결과물 상에 금속막을 증착하는 단계;상기 기판 결과물에 대해 상기 금속막과 기판 실리콘이 반응하도록 400 내지 600℃의 온도로 1차 열공정을 진행하는 단계;상기 반응하지 않고 남아 있는 금속막 부분을 제거하는 단계; 및상기 기판 결과물에 대해 800 내지 1000℃의 온도로 2차 열공정을 진행하는 단계로 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 살리사이드 방지막용 산화막은650℃ 이상의 LP-CVD 방식을 이용한 TEOS 계열의 산화막, 확산로를 이용한 열산화막(thermal oxide) 및 PE-CVD 방식을 이용한 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 제 3 항에 있어서, 상기 금속막은 Ti막 또는 Co막인 것을 특징으로 하는 반도체장치의 제조방법.
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