KR100713349B1 - Ｃｍｏｓ 이미지 센서의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 abstract description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 2
- ZINJLDJMHCUBIP-UHFFFAOYSA-N ethametsulfuron-methyl Chemical compound CCOC1=NC(NC)=NC(NC(=O)NS(=O)(=O)C=2C(=CC=CC=2)C(=O)OC)=N1 ZINJLDJMHCUBIP-UHFFFAOYSA-N 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 CMOS 이미지 센서를 제조하는 것으로, 이를 위하여 본 발명은, CMOS 이미지 센서를 제조하는 과정에서 논 살리사이드 영역 상부에 살리사이드 방지막을 형성하고, 이에 따라 살리사이드층을 형성하는 종래 방법과는 달리, 임의의 게이트 상부를 살리사이드화하는 CMOS 이미지 센서의 제조 과정에서 제 1 영역 및 제 2 영역을 포함하는 반도체 기판 상부에 제 1 살리사이드 방지막을 증착하고, 증착된 제 1 살리사이드 방지막을 제 1 영역의 일부 및 제 2 영역이 드러나도록 패터닝한 후에, 패터닝된 제 1 살리사이드 방지막을 포함하는 반도체 기판 상부에 제 2 살리사이드 방지막을 증착하고, 증착된 제 2 살리사이드 방지막의 상부를 블랭크 식각하여 살리사이드 방지 스페이서를 형성하며, 제 2 영역 중 살리사이드 방지 스페이서 이외의 영역에 살리사이드층을 형성함으로써, 논 살리사이드 영역이 살리사이드화되는 것을 방지하여 살리사이드 공정 마진을 확보할 수 있는 것이다.
CMOS 이미지 센서, 살리사이드(salicide : self aligned silicide)
Description
도 1a 내지 도 1c는 종래 방법에 따라 CMOS 이미지 센서를 제조하는 과정을 나타내는 공정 순서도,
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 CMOS 이미지 센서를 제조하는 과정을 나타내는 공정 순서도.
본 발명은 CMOS 이미지 센서에 관한 것으로, 더욱 상세하게는 CMOS 이미지 센서의 제조 과정에서 논 살리사이드(non-salicide) 영역이 살리사이드화되는 것을 방지하는데 적합한 CMOS 이미지 센서의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서(image sensor)는 광학 영상을 전기적 신호로 변환시키는 반도체 소자로서, 빛을 감지하는 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로 부분으로 구성되어 있다.
이러한 CMOS 이미지 센서는 수광소자인 1개의 포토다이오드와 4개의 NMOS 트 랜지스터로 구성되며, 이러한 4개의 NMOS 트랜지스터는 포토다이오드에 집속된 광전하를 프로팅 노드로 운성하는 전송 트랜지스터, 프로팅 노드에 저장되어 있는 전하를 배출하여 리셋시키는 리셋 트랜지스터, 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)로서 작용하는 구동 트랜지스터 및 스위칭 및 어드레싱 역할을 수행하는 선택 트랜지스터로 이루어진다.
또한, CMOS 이미지 센서는 동작 속도 향상을 위해 통상적으로 게이트와 같은 폴리실리콘 라인과 소오스/드레인의 접합 영역이 형성된 액티브 영역 상부에 적용하는 살리사이드(salicide : self aligned silicide)층을 화소 영역의 포토다이오드 보호 및 입출력 영역의 고저항 확보를 위하여 게이트 상부에만 적용한다.
한편, 도 1a 내지 도 1c는 종래 방법에 따라 CMOS 이미지 센서를 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 CMOS 이미지 센서의 제조 방법에 대해 설명한다.
도 1a를 참조하면, 제 1 영역(102)과 제 2 영역(104)을 포함하는 반도체 기판 상부에 살리사이드화를 방지하는 살리사이드 방지막(106)으로서 TEOS(Tetra Ethyl Ortho Silicate)를 증착한다. 여기에서, 제 1 영역(102)은 논 살리사이드 영역이고, 제 2 영역은 살리사이드 영역을 의미한다.
그리고, 도 1b에 도시한 바와 같이 증착된 TEOS(106)을 제 2 영역이 드러나도록 패터닝한 후에, 살리사이드층(108)을 도 1c에 도시한 바와 같이 형성한다. 여기에서, 살리사이드층(108)이 제 1 영역(102)까지 형성되는 것을 알 수 있다.
하지만, 종래 방법에 따른 CMOS 이미지 센서를 제조하는 과정에서 포토 다이 오드가 살리사이드화되는 것을 방지하기 위해서 TEOS를 증착하고, 살리사이드 영역이 드러나도록 패터닝한 후, 살리사이드 공정을 수행하여 살리사이드층을 형성하고, 이 후 식각 방지막으로서 SiN을 증착하는데, 이러한 공정을 수행할 경우 논 살리사이드 영역까지 살리사이드화되는 문제점이 있었다. 즉, 논 살리사이드 영역의 디자인 마진을 확보할 수 없었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, CMOS 이미지 센서의 제조 과정에서 논 살리사이드 영역과 살리사이드 영역 사이에 살리사이드화 방지를 위한 스페이서를 형성하여 살리사이드 영역의 디자인 마진을 확보할 수 있는 CMOS 이미지 센서의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 임의의 게이트 상부를 살리사이드화하는 CMOS 이미지 센서의 제조 방법으로서, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판 상부에 제 1 살리사이드 방지막을 증착하는 단계와, 상기 증착된 제 1 살리사이드 방지막을 상기 제 1 영역 및 제 2 영역의 경계부에서 상기 제 1 영역의 일부 및 상기 제 2 영역 전체가 드러나도록 패터닝하는 단계와, 상기 패터닝된 제 1 살리사이드 방지막을 포함하는 상기 반도체 기판 상부에 제 2 살리사이드 방지막을 증착하는 단계와, 상기 증착된 제 2 살리사이드 방지막의 상부를 블랭크 식각하여 살리사이드 방지 스페이서를 형성하는 단계와, 상기 제 2 영역 중 상기 살리사이드 방지 스페이서 이외의 영역에 살리사이드층을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 제 1 영역 및 제 2 영역을 포함하는 반도체 기판 상부에 제 1 살리사이드 방지막을 증착하고, 증착된 제 1 살리사이드 방지막을 제 1 영역의 일부 및 제 2 영역이 드러나도록 패터닝한 후에, 패터닝된 제 1 살리사이드 방지막을 포함하는 반도체 기판 상부에 제 2 살리사이드 방지막을 증착하고, 증착된 제 2 살리사이드 방지막의 상부를 블랭크 식각하여 살리사이드 방지 스페이서를 형성하며, 제 2 영역 중 살리사이드 방지 스페이서 이외의 영역에 살리사이드층을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 CMOS 이미지 센서를 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 CMOS 이미지 센서 제조 방법에 대해 설명한다.
도 2a를 참조하면, 제 1 영역(202) 및 제 2 영역(204)을 포함하는 반도체 기판 위에 살리사이드화를 방지하는 제 1 살리사이드 방지막(206)을 증착한다. 여기에서, 제 1 영역(102)은 논 살리사이드 영역이고, 제 2 영역은 살리사이드 영역을 의미하고, 제 1 살리사이드 방지막(206)을 예를 들면, TEOS 등을 이용하여 형성할 수 있고, 이러한 제 1 살리사이드 방지막(206)은 대략 450 Å - 550 Å의 두께 범위로 증착되는 것이 바람직하다.
그리고, 증착된 제 1 살리사이드 방지막(206)을 도시 생략된 포토레지스트 패턴에 따라 식각하여 도 2b에 도시한 바와 같이 제 1 영역(202)의 일부와 제 2 영역(204)이 드러나도록 패터닝한다.
다음에, 제 1 영역(202)의 일부와 제 2 영역(204)이 드러나도록 패터닝된 반도체 상부 전면에 도 2c에 도시한 바와 같이 제 1 영역(202)과 제 2 영역(204)의 경계면 상부에 살리사이드화를 방지하는 스페이서(spacer)를 형성하기 위한 제 2 살리사이드 방지막(208)을 형성한다. 여기에서, 제 2 살리사이드 방지막(208)은 SiN 등의 질화막 또는 oxide 등의 산화막을 이용하여 형성할 수 있고, 그 두께는 700 Å - 1000 Å의 범위를 갖는 것이 바람직하다.
그리고, 살리사이드 방지막(208)이 형성된 반도체 기판 상부 전면을 블랭크 식각(blanket etching)하여 도 2d에 도시한 바와 같이 살리사이드 방지 스페이서(208a)를 형성한다.
마지막으로, 제 2 영역(204)에 대한 살리사이드 공정을 수행하여 도 2e에 도시한 바와 같이 제 2 영역(204)의 상부에 살리사이드층(210)을 형성한다.
따라서, CMOS 이미지 센서의 제조 과정에서 제 1 영역의 일부와 제 2 영역 의 상부가 드러나도록 증착된 TEOS를 패터닝하고, 제 1 영역과 제 2 영역의 경계면 상부에 스페이서를 형성하여 제 2 영역만을 살리사이드화할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, CMOS 이미지 센서를 제조하는 과정에서 논 살리사이드 영역 상부에 살리사이드 방지막을 형성하고, 이에 따라 살리사이드층을 형성하는 종래 방법과는 달리, 액티브 영역의 게이트 상부를 살리사이드화하는 CMOS 이미지 센서의 제조 과정에서 제 1 영역 및 제 2 영역을 포함하는 반도체 기판 상부에 제 1 살리사이드 방지막을 증착하고, 증착된 제 1 살리사이드 방지막을 제 1 영역의 일부 및 제 2 영역이 드러나도록 패터닝한 후에, 패터닝된 제 1 살리사이드 방지막을 포함하는 반도체 기판 상부에 제 2 살리사이드 방지막을 증착하고, 증착된 제 2 살리사이드 방지막의 상부를 블랭크 식각하여 살리사이드 방지 스페이서를 형성하며, 제 2 영역 중 살리사이드 방지 스페이서 이외의 영역에 살리사이드층을 형성함으로써, 논 살리사이드 영역이 살리사이드화되는 것을 방지하여 논 살리사이드 마스크의 디자인 마진을 확보할 수 있다.
또한, CMOS 이미지 센서의 제조 과정에서 살리사이드 방지 스페이서를 통해 액티브 영역으로의 살리사이드층의 침투를 방지하여 살리사이드 공정 신뢰성을 향상시킬 수 있다.
Claims (7)
- 임의의 게이트 상부를 살리사이드화하는 CMOS 이미지 센서의 제조 방법으로서,제 1 영역 및 제 2 영역을 포함하는 반도체 기판 상부에 제 1 살리사이드 방지막을 증착하는 단계와,상기 증착된 제 1 살리사이드 방지막을 상기 제 1 영역 및 제 2 영역의 경계부에서 상기 제 1 영역의 일부 및 상기 제 2 영역 전체가 드러나도록 패터닝하는 단계와,상기 패터닝된 제 1 살리사이드 방지막을 포함하는 상기 반도체 기판 상부에 제 2 살리사이드 방지막을 증착하는 단계와,상기 증착된 제 2 살리사이드 방지막의 상부를 블랭크 식각하여 살리사이드 방지 스페이서를 형성하는 단계와,상기 제 2 영역 중 상기 살리사이드 방지 스페이서 이외의 영역에 살리사이드층을 형성하는 단계를 포함하는 CMOS 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 제 1 영역은, 논 살리사이드 영역인 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 제 2 영역은, 살리사이드 영역인 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 제 1 살리사이드 방지막은, TEOS를 이용하여 증착되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
- 제 4 항에 있어서,상기 제 1 살리사이드 방지막은, 450 Å - 550 Å의 두께 범위로 증착되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
- 제 1 항에 있어서,상기 제 2 살리사이드 방지막은, SiN 질화막 또는 산화막인 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
- 제 6 항에 있어서,상기 제 2 살리사이드 방지막은, 700 Å - 1000 Å의 두께 범위로 증착되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132475A KR100713349B1 (ko) | 2005-12-28 | 2005-12-28 | Ｃｍｏｓ 이미지 센서의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050132475A KR100713349B1 (ko) | 2005-12-28 | 2005-12-28 | Ｃｍｏｓ 이미지 센서의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100713349B1 true KR100713349B1 (ko) | 2007-05-04 |
Family
ID=38269397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050132475A KR100713349B1 (ko) | 2005-12-28 | 2005-12-28 | Ｃｍｏｓ 이미지 센서의 제조 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100713349B1 (ko) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120319 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |