KR20030049353A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 듀얼 게이트 산화막을 이루는 제 1 게이트 산화막 및 제 2 게이트 산화막을 열 산화공정과 습식 산화공정으로 형성하되, 이 열 산화공정과 습식 산화공정을 인-시튜로 시간 지연없이 순차적으로 실시하여 상기 제 1 게이트 산화막과 제 2 게이트 산화막 사이의 계면에 질화층을 형성함으로써 이온 침투에 의한 소자 특성 저하를 억제할 수 있고, 듀얼 게이트 산화막의 질 및 GOI(Gate Oxide Integrity) 특성을 최적화할 수 있으며, 공정 안정화 측면에서도 크게 기여할 수 있는 반도체 소자의 제조 방법을 제시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 이중 질화층을 이용한 듀얼 게이트 산화막(Dual gate oxide) 형성방법에 관한 것이다.
반도체 소자에서 현재 양산중인 CMOS(Complementary Metal-Oxide-Semiconductor)의 게이트 산화막으로는 열산화막(Thermal oxide), 급속 열성장 실리콘 산화막(Rapid thermally grown SiO2)을 사용하고 있다. 최근, 디자인 룰(Design rule)이 감소함에 따라 게이트 산화막의 두께는 실리콘 산화막의 직접 터널링(Direct tunnelling)의 한계가 되는 25 내지 30Å 이하로 줄어드는 추세에 있으며, 0.10㎛ 테크놀로지(Technology)에서는 게이트 산화막으로 10 내지 15Å의 두께가 예상된다.
그러나, 고집적화에 따라 게이트 산화막의 두께를 감소시킬 경우 직접 터널링에 의한 오프-커런트(Off currennt)의 증가로 인해 소자의 정적 전력 소모(Static power consumption)가 증가하여 소자 동작에 나쁜 영향을 미치게 된다.
도 1a 내지 도 1f는 종래 기술에 따른 듀얼(Dual) 게이트 산화막 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 일반적으로 반도체 소자는 외부로부터 고전압 또는 저전압을 입력받아 구동하는데, 크게 고전압에서 구동되는 고전압 소자와 저전압에서 구동되는 저전압 소자로 분리한다. 이에 따라, 반도체 기판(10)은 고전압 소자와 저전압 소자를 동시에 구현하기 위해 고전압 소자가 형성되는 영역(고전압 소자 영역)과 저전압 소자가 형성되는 영역(저전압 소자 영역)으로 분리하며, 각각의 영역은 회로 설계시에 결정된다.
고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(10)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench Isolation) 공정을 실시하여 소자 분리막(12)을 형성한다. 이때, 반도체 기판(10)은 활성영역과 비활성영역(즉, 소자 분리막영역)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(10)의 활성영역에 웰 영역(14)을 형성한다.
도 1b 및 도 1c를 참조하면, 전체 구조 상부에 습식 산화공정(Wet oxidation)을 실시하여 듀얼 게이트 산화막중 두께가 두꺼운 제 1 게이트 산화막(16)을 형성한다. 이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 증착한 후 포토 마스크를 이용한 노광공정을 실시하여 저전압 소자 영역이 오픈(Open) 되도록 포토레지스트 패턴(18)을 형성한다. 이어서, 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 제 1 게이트 산화막(16)을 패터닝함으로써 고전압 소자 영역의 활성영역 상에만 제 1 게이트 산화막(16)이 형성된다.
도 1d를 참조하면, 소정의 포토레지스트 스트립공정을 실시하여 포토레지스트 패턴(18)을 제거한 후 저전압 소자 영역의 활성영역 상에 NO 가스를 이용한 열 산화공정을 실시하여 듀얼 게이트 산화막중 두께가 얇은 제 2 게이트 산화막(20)을 형성한다. 이때, 반도체 기판(10)과 제 2 게이트 산화막(20) 간의 계면에는 질화층(19)이 형성된다. 이어서, 전체 구조 상부에 게이트 전극용 폴리실리콘층(22)을 형성한다.
도 1e를 참조하면, 게이트 전극 패턴용 마스크를 이용한 식각공정을 실시하여 폴리실리콘층(22) 및 제 1 게이트 산화막(16)과, 폴리실리콘층(22) 및 제 2 게이트 산화막(20)을 동시에 식각하여 고전압 소자 영역의 활성영역 상에는 고전압 소자용 제 1 게이트 전극(24)을 형성하고, 저전압 소자 영역의 활성영역 상에는 저전압 소자용 제 2 게이트 전극(26)를 형성한다. 이로써, 제 1 게이트 전극(24)과 제 2 게이트 전극(26)를 포함하는 듀얼 게이트 전극이 형성된다.
도 1f를 참조하면, 반도체 기판(10)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(28)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(24 및 26)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(24 및 26)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(30)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(32)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(32)과 제 1 및 제 2 게이트 전극(24 및 26) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(34)를 형성한다.
상기에서 설명한 바와 같이, 종래 기술에서는 듀얼 게이트 산화막을 형성할 때 두께가 두꺼운 제 1 게이트 산화막을 습식 산화공정을 통해 형성하고, 포토리소그래피(Photolithography) 공정을 실시하여 패터닝한 후 스트립공정을 실시하여 제거한다. 이어서, NO 가스 분위기에서 열 산화공정을 실시하여 두께가 얇은 제 2 게이트 산화막을 형성하고 있다.
그러나, 제 1 게이트 산화막을 패터닝한 후 실시되는 스트립공정시 포토레지스트 패턴이 완전히 제거되지 않고 제 1 게이트 산화막의 상부면에 잔재하게 된다. 이로 인해, 제 1 게이트 산화막의 특성(Quality)을 저하시켜 GOI(Gate Oxide Integration) 특성에 악영향을 미치게 된다. 또한, 반도체 회로 선폭이 점점 감소하여 듀얼 게이트 산화막의 두께가 점점 감소함에 따라 제 2 게이트 산화막 형성시 한번의 열 산화공정을 적용하는 것만으로는 이온 침투, 특히 P-타입에서의 보론 침투(Boron penetration) 및 문턱전압 변화(Vt shift) 등을 억제할 수 없기 때문에 고집적 및 고성능의 소자를 구현하는 반도체 소자의 제조 방법에 큰 영향을 미칠 우려가 있다.
따라서, 본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 듀얼 게이트 산화막을 이루는 제 1 게이트 산화막 및 제 2 게이트 산화막을 열 산화공정과 습식 산화공정으로 형성하되, 이 열 산화공정과 습식 산화공정을 인-시튜로 시간 지연없이 순차적으로 실시하여 상기 제 1 게이트 산화막과 제 2 게이트 산화막 사이의 계면에 질화층을 형성함으로써 이온 침투에 의한 소자 특성 저하를 억제할 수 있고, 듀얼 게이트 산화막의 질 및 GOI(Gate Oxide Integration) 특성을 최적화할 수 있으며, 공정 안정화 측면에서도 크게 기여할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 웰 영역 16, 106 : 제 1 게이트 산화막
19 : 질화층 20, 108 : 제 2 게이트 산화막
22 : 폴리실리콘층 24, 116 : 제 1 게이트 전극
26, 118 : 제 2 게이트 전극 28, 120 : 저농도 접합영역
30, 122 : 스페이서 32, 124 : 고농도 접합영역
34, 126 : 살리사이드 105 : 제 1 질화층
110 : 제 1 폴리실리콘층 111 : 제 2 질화층
112 : 산화막 114 : 제 2 폴리실리콘층
상술한 목적을 달성하기 위해 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계; 상기 반도체 기판 상에 제 1 게이트 산화막을 형성하는 동시에 상기 반도체 기판과 상기 제 1 게이트 산화막 간의 계면에 제 1 절연층을 형성하는 단계; 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 동시에 상기 제 1 절연층을 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막 간의 계면으로 이동시키는 단계; 상기 제 2 게이트 산화막 상에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 저전압 소자 영역 상에 형성되는 상기 제 1 폴리실리콘층을 제거하는 동시에 상기 제 2 게이트 산화막을 소정 두께만 남기고 제거하는 단계; 전체 구조 상부에 제 3 게이트 산화막을 형성하는 동시에 상기 저전압 소자 영역 상의 상기 제 1 게이트 산화막과 상기 반도체 기판 간의 계면에 제 2 절연층을 형성하는 단계; 상기 제 3 게이트 산화막을 제거하는 동시에 상기 저전압 소자 영역 상에 잔재하는 상기 제 2 게이트 절연막을 제거하는 단계; 전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및 상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명은 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계; 상기 반도체 기판 상에 제 1 게이트 산화막, 제 2 게이트 산화막을 형성한 단계; 전체 구조 상부에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 상기 저전압 소자 영역의 상기 제 1 폴리실리콘층 및 상기 제 2 게이트 산화막을 식각하는 단계; 전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 및 상기 제 1 게이트 전극 및 제 2 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 듀얼 게이트 산화막 형성방법을 설명하기 위한 반도체 소자의 단면도이다.
도 2a를 참조하면, 고전압 소자 영역과 저전압 소자 영역으로 정의된 반도체 기판(100)을 아이솔레이션(ISO) 마스크를 이용한 STI(Shallow Trench isolation) 공정을 실시하여 소자 분리막(102)을 형성한다. 이때, 반도체 기판(100)은 활성영역과 비활성영역(즉, 소자 분리막)으로 분리된다. 이어서, 전체 구조 상부에 웰 이온 주입용 마스크를 이용한 웰 이온 주입 공정을 실시하여 반도체 기판(100)의 활성영역에 웰 영역(104)을 형성한다.
도 2b를 참조하면, 전체 구조 상부에 NO 가스 분위기에서 열 산화공정을 실시하여 제 1 게이트 산화막(106)을 형성한다. 이때, 반도체 기판(100)과 제 1 게이트 산화막(106) 간의 계면에 NO 가스에 의해 질화층(Nitrogen layer; 105)이 형성된다.
도 2c를 참조하면, 제 1 게이트 산화막(106) 상에 습식 산화공정을 실시하여 제 2 게이트 산화막(108)을 형성한다. 이때, 반도체 기판(100)과 제 1 게이트 산화막(106) 사이에 형성된 질화층(105)은 습식 산화공정에 의해 본드(Bond)가 파괴되어 위쪽으로 올라가 제 1 게이트 산화막(106)과 제 2 게이트 산화막(108) 사이의 계면에 형성된다. 이어서, 전체 구조 상부에 고전압 소자의 게이트 전극용 제 1 폴리실리콘층(110)을 형성한다. 여기서, 도 2b에서 설명한 제 1 게이트 산화막(106)을 형성하기 위한 열 산화공정과, 제 2 게이트 산화막(108)을 형서하기 위한 습식산화공정 및 제 1 폴리실리콘층(110)을 형성하기 위한 증착공정은 시간 지연없이 동일 챔버내에서 인-시튜(In-Situ)로 실시된다.
도 2d를 참조하면, 소정의 포토리소그래피 공정을 실시하여 저전압 소자 영역이 오픈(Open)되도록 포토레지스트 패턴(도시하지 않음)을 형성한 후 이 포토레지스트 패턴을 이용한 식각공정을 실시하여 저전압 소자 영역 상에 형성된 제 1 폴리실리콘층(110) 및 제 2 게이트 산화막(108)을 식각한다. 이때, 식각공정시 식각타겟을 조절하여 제 2 게이트 산화막(108)을 전체 두께의 1/2정도만 식각하고, 나머지 1/2의 두께는 그대로 제 1 게이트 산화막(106) 상에 잔재하도록 함으로써 원하는 프로파일을 갖는 2중 질화층을 형성할 수 있다. 즉, 상기 식각공정에 의해 식각되지 않고 잔재하는 제 2 게이트 산화막(108)은 후속 2중 질화층을 형성하기 위한 베리어 산화막으로 작용한다.
도 2e를 참조하면, 전체 구조 상부에 NO 가스 분위기에서 열 산화공정을 실시하여 반도체 기판(100)과 제 1 게이트 산화막(106) 간의 계면에 제 2 질화층(111)을 형성한다. 이로써, 저전압 소자 영역 상에 제 1 게이트 산화막(106)을 경계로 제 1 및 제 2 질화층(105 및 111)으로 이루어진 2중 질화층이 형성된다. 이때, 상기 NO 가스 분위기의 열 산화공정에 의해 전체 구조 상부에는 산화막(112)이 형성된다.
도 2f를 참조하면, 전체 구조 상부에 HF 용액을 이용한 세정공정을 실시하여 산화막(112)과 저전압 소자 영역 상에 잔재하는 제 2 게이트 산화막(108)을 제거한다. 이어서, 전체 구조 상부에 저전압 소자의 게이트 전극용 제 2폴리실리콘층(114)을 형성한 후 제 1 폴리실리콘층(110)을 식각 베리어층(Etch stopper)으로 HNO3와 HF 용액을 이용한 세정공정을 실시하여 상기 제 2 폴리실리콘층(114)을 에치백(Etch back)한다.
도 2g를 참조하면, 게이트 전극용 마스크를 이용한 식각공정을 실시하여 고전압 소자 영역에 제 1 게이트 전극(116)을 형성하는 동시에 저전압 소자 영역에 제 2 게이트 전극(118)을 형성한다. 이때, 제 1 게이트 전극(116)은 상기 식각공정을 통해 제 1 폴리실리콘층(110), 제 2 게이트 산화막(108), 제 1 질화층(105) 및 제 1 게이트 산화막(106)을 순차적으로 패터닝하여 형성한다. 또한, 제 2 게이트 전극(118)은 상기 식각공정을 통해 제 2 폴리실리콘층(114), 제 1 질화층(105), 제 1 게이트 산화막(106) 및 제 2 질화층(111)을 순차적으로 패터닝하여 형성한다.
도 2h를 참조하면, 반도체 기판(100)의 활성영역에 얕은 접합영역(Shallow junction)을 형성하기 위한 저농도 이온 주입 공정을 실시하여 저농도 접합영역(P-또는 N-)(120)을 형성한다. 이때, 제 1 및 제 2 게이트 전극(116 및 118)은 저농도 이온 주입 공정에 의해 소정 이온으로 도핑된다.
이어서, 소정의 증착 및 식각공정을 순차적으로 실시하여 제 1 및 제 2 게이트 전극(116 및 118)의 측벽에 LDD(Lightly Doped Drain) HLD(High temperature Low pressure Dielectric)용 스페이서(122)을 형성한다. 이어서, 고농도 이온 주입 공정을 실시하여 고농도 접합영역(P+또는 N+)(124)을 형성한 후 열처리 공정을 실시하여 고농도 접합영역(124)과 제 1 및 제 2 게이트 전극(116 및 118) 상에 살리사이드(Self Aligned Silicide; SALICIDE)(126)를 형성한다.
본 발명은 듀얼 게이트 산화막을 이루는 제 1 게이트 산화막 및 제 2 게이트 산화막을 열 산화공정과 습식 산화공정을 형성하되, 이 열 산화공정과 습식 산화공정을 인-시튜로 시간 지연없이 순차적으로 실시하여 상기 제 1 게이트 산화막과 제 2 게이트 산화막 사이의 계면에 질화층을 형성함으로써 이온 침투에 의한 소자 특성 저하를 억제할 수 있고, 듀얼 게이트 산화막의 질 및 GOI(Gate Oxide Integrity) 특성을 최적화할 수 있으며, 공정 안정화 측면에서도 크게 기여할 수 있다.
또한, 본 발명은 고전압 소자 영역 상에 제 1 폴리실리콘층을 형성한 후 전체 구조 상부에 추가로 NO 가스를 이용한 열 산화공정을 실시하여 저전압 소자 영역 상에 2중 구조의 질화층을 형성함으로써 이온 침투, 핫 캐리어(Hot carrier) 및 문턱전압의 변동 등의 문제를 현저히 억제할 수 있을 뿐만 아니라, 소자 특성에 크게 기여하는 동시에 고집적 소자를 구현할 수 있다.

Claims (19)

  1. 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계;
    상기 반도체 기판 상에 제 1 게이트 산화막을 형성하는 동시에 상기 반도체 기판과 상기 제 1 게이트 산화막 간의 계면에 제 1 절연층을 형성하는 단계;
    상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 동시에 상기 제 1 절연층을 상기 제 1 게이트 산화막과 상기 제 2 게이트 산화막 간의 계면으로 이동시키는 단계;
    상기 제 2 게이트 산화막 상에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 저전압 소자 영역 상에 형성되는 상기 제 1 폴리실리콘층을 제거하는 동시에 상기 제 2 게이트 산화막을 소정 두께만 남기고 제거하는 단계;
    전체 구조 상부에 제 3 게이트 산화막을 형성하는 동시에 상기 저전압 소자 영역 상의 상기 제 1 게이트 산화막과 상기 반도체 기판 간의 계면에 제 2 절연층을 형성하는 단계;
    상기 제 3 게이트 산화막을 제거하는 동시에 상기 저전압 소자 영역 상에 잔재하는 상기 제 2 게이트 절연막을 제거하는 단계;
    전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 상기 고전압 소자 영역 상에 제 1 게이트 전극을 형성하는 동시에 상기 저전압 소자 영역 상에 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 1 게이트 전극 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 산화막은 습식 산화방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연층은 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 산화막은 상기 제 1 식각공정에 의해 전체 두께의 1/2만 남기고 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 3 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 절연층은 질화층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 게이트 산화막, 상기 제 1 절연층, 상기 제 2 게이트 산화막 및 상기 제 1 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 게이트 전극은 상기 제 2 질화층, 상기 제 1 게이트 산화막, 상기 제 1 질화층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 소오스/드레인 영역을 형성하는 단계는 상기 제 1 및 제 2 게이트 전극의 양측의 상기 반도체 기판에 저농도 접합영역을 형성하는 단계;
    상기 제 1 및 제 2 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 저농도 접합영역 상에 고농도 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 소오스/드레인 영역을 형성한 후 열처리 공정을 실시하여 상기 소오스/드레인 영역 및 제 1 및 제 2 게이트 전극 상에 살리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 게이트 산화막, 상기 제 2 게이트 산화막 및 제 1 폴리실리콘층은인-시튜로 시간 지연없이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 고전압 소자 영역과 저전압 소자 영역으로 분리되는 반도체 기판에 소자 분리막을 형성하는 단계;
    상기 반도체 기판 상에 제 1 게이트 산화막, 제 2 게이트 산화막을 형성한 단계;
    전체 구조 상부에 제 1 폴리실리콘층을 형성한 후 제 1 식각공정을 실시하여 상기 저전압 소자 영역의 상기 제 1 폴리실리콘층 및 상기 제 2 게이트 산화막을 식각하는 단계;
    전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 제 2 식각공정을 실시하여 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 1 게이트 전극 및 제 2 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 게이트 절연막은 NO 가스를 이용한 열 산화공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 열 산화공정에 의해 상기 제 1 게이트 절연막과 상기 반도체 기판 간의 계면에 제 1 질화층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 2 게이트 산화막은 습식 산화방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 2 폴리실리콘층 형성전에 전체 구조 상부에 제 3 게이트 절연막을 형성한 후 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 3 게이트 산화막은 NO 가스를 이용한 열 산화공정에 의해 형성되는것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 열 산화공정에 의해 상기 제 1 게이트 절연막과 상기 반도체 기판 간의 계면에 제 2 질화층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069441A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 반도체 소자의 게이트 형성 방법
KR100964110B1 (ko) * 2008-06-11 2010-06-16 매그나칩 반도체 유한회사 삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298441B1 (ko) * 1998-07-09 2001-08-07 김영환 듀얼게이트산화막의형성방법
KR20010058614A (ko) * 1999-12-30 2001-07-06 박종섭 이중구조 게이트산화막 형성방법
KR20010065789A (ko) * 1999-12-30 2001-07-11 박종섭 반도체소자의 듀얼게이트산화막 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100995332B1 (ko) * 2003-07-16 2010-11-19 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR20050069441A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 반도체 소자의 게이트 형성 방법
KR100964110B1 (ko) * 2008-06-11 2010-06-16 매그나칩 반도체 유한회사 삼중게이트절연막을 갖는 반도체집적회로장치 및 그 제조방법

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