KR20050069441A - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

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Abstract

본 발명은 게이트 형성할 때 게이트 산화막을 형성하고, 연속적으로 질화막을 형성한 후, 폴리 실리콘 게이트를 형성하는 게이트 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 형성 방법은 소정의 소자가 형성된 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 형성하는 단계 이후 연속적으로 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막을 형성하는 단계 이후 연속적으로 폴리 실리콘 게이트를 형성하는 단계; 및 상기 기판상에 패턴을 형성하고 식각하여 게이트를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 게이트 산화막의 특성을 향상시키고, 불순물 유입의 가능성을 제거하는 효과가 있다.

Description

반도체 소자의 게이트 형성 방법{Method for fabricating gate of semiconductor device}
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 게이트 산화막을 형성하고 연속적으로(In-situ) 질화막 및 폴리 실리콘 게이트를 형성하고 패턴을 이용하여 식각함으로써 게이트를 형성하는 게이트 형성 방밥에 관한 것이다.
최근, 전기적으로 데이터의 소거 및 저장이 가능하고 전원이 공급되지 않아도 데이터 보존이 가능한 비휘발성(Non-Volatile) 반도체 메모리장치는 다양한 분야에서 그 응용이 증가되어 가고 있다.
이러한 비휘발성 반도체장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 대표적으로 낸드(NAND)형 및 노어(NOR)형 비휘발성 반도체장치로 구분된다. 낸드형 비휘발성 반도체장치와 노어형 비휘발성 반도체장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 갖고 있으며, 각각의 장점이 부각되는 응용 분야에서의 사용이 증가되고 있는 추세이다.
특히, 노어형 비휘발성 반도체장치는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되어 있으며, 비트 라인으로 연결되는 드레인과 공통 소오스 라인으로 연결되는 소오스 사이에 하나의 메모리 셀 트랜지스터가 연결되어 있는 구조로서 플로팅 게이트와 컨트롤 게이트 사이에 절연막을 개재하여 적층되도록 형성되어 있다.
또한, 노어형 비휘발성 반도체장치는 메모리 셀의 전류를 증대시키며 고속동작이 가능하다는 장점이 있으며, 비트 라인 콘택과 소오스 라인이 차지하는 면적의 증대로 고집적화가 어렵다는 단점이 있다.
상기와 같은 노어형 및 낸드형 메모리소자는 반도체기판에 필드절연막으로 분리된 액티브영역에 플로팅 게이트, 플로팅 게이트와 컨트롤 게이트의 절연을 위한 절연막, 컨트롤 게이트가 적층된 스택형 게이트 구조를 형성한 후 소오스/드레인을 형성하는 일련의 공정을 통해 완성된다.
도 1a 내지 도 1c는 종래 기술에 의한 게이트 형성 공정의 단면도이다.
먼저, 도 1a와 같이 소자 분리막(11)이 형성된 기판(10)상에 문턱 전압 조절 이온 주입, 펀치 쓰루(Punch through) 및 웰(Well) 이온 주입과 같은 이온 주입 공정(12)을 진행한다.
다음, 도 1b와 같이 기판상에 게이트 산화막(13)을 성장시키고, 실리콘 질화막(14) 및 폴리 실리콘(15)을 순차적으로 형성시킨다.
다음, 도 1c와 같이 상기 폴리 실리콘상에 게이트 패턴(도시 안함)을 형성하고, 상기 게이트 패턴을 이용하여 식각함으로써 게이트(16)가 형성된다.
그러나, 상기와 같은 종래의 게이트 형성 방법은 게이트 폴리가 형성된 후, P+ 폴리를 형성하기 위해 이온 주입된 보론(Boron)이 게이트 절연막을 통해 기판으로 확산해 가는 보론 침투(Boron penetration)현상을 방지하기 위해 게이트 절연막을 산화막/질화막으로 형성하였는데, 이는 게이트 절연막의 특성을 감소시키고, 불순물 유입을 유발하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 산화막을 형성하고, 연속적으로 질화막을 형성하고, 연속적으로 게이트 폴리를 형성하여 게이트 산화막의 특성을 향상시키고, 불순물 유입의 가능성을 제거하는 게이트 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 형성하는 단계 이후 연속적으로 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막을 형성하는 단계 이후 연속적으로 폴리 실리콘 게이트를 형성하는 단계; 및 상기 기판상에 패턴을 형성하고 식각하여 게이트를 형성하는 단계을 포함하여 이루어진 반도체 소자의 게이트 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 게이트 형성 방법에 관한 공정의 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 이온주입을 하는 단계이다. 도에서 보는 바와 같이 소자분리막(21)과 같은 소정의 소자가 형성된 기판(20)에 여러 반도체에 필요한 여러 가지 이온 주입층을 이온 주입공정(22)을 이용하여 형성한다.
다음, 도 2b는 상기 이온주입 공정이 완료된 기판상에 게이트 산화막을 형성하고, 상기 게이트 산화막을 형성하는 단계 이후 연속적으로 실리콘 질화막을 형성하는 단계이다. 도에서 보는 바와 같이 이온주입 공정이 완료된 기판에 게이트 산화막(23)을 형성하고, 연속적(In-situ)으로 게이트 질화막(24)을 형성한다. 이때 상기 게이트 산화막은 열산화공정으로 열산화막을 형성하는 것이 바람직하다.
다음, 도 2c는 상기 실리콘 질화막을 형성하는 단계 이후 연속적으로 폴리 실리콘 게이트를 형성하는 단계이다. 도에서 보는 바와 같이 상기 실리콘을 형성하는 단계와 연속적으로 폴리 실리콘 게이트(25)을 형성한다.
다음, 도 2d는 상기 기판상에 패턴을 형성하는 단계이다. 도에서 보는 바와 같이 폴리 실리콘 게이트가 형성된 기판상에 포토레지스트를 도포하고 현상 및 노광 공정을 통해 패턴(26)을 형성한다. 상기 패턴은 게이트의 CD(Critical Dimension, 이하 CD)를 결정하는 중요한 패턴이므로 그에 맞도록 치수에 주의해야 한다.
다음, 도 2e는 상기 패턴을 이용하여 게이트를 형성하는 단계이다. 도에서 보는 바와 같이 상기 패턴을 이용하여 게이트 폴리, 질화막 및 산화막을 순차적으로 식각하여 게이트(27)를 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 게이트 산화막을 형성하고, 연속적으로 질화막을 형성하고, 연속적으로 게이트 폴리를 형성하여 게이트 산화막의 특성을 향상시키고, 불순물 유입의 가능성을 제거할 수 있는 효과가 있다.
도 1a 내지 도1c는 종래기술에 의한 반도체 소자의 게이트 형성 공정의 단면도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 게이트 형성 공정의 단면도.

Claims (2)

  1. 반도체 소자의 게이트 형성 방법에 있어서,
    소정의 소자가 형성된 기판상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 형성하는 단계 이후 연속적으로 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막을 형성하는 단계 이후 연속적으로 폴리 실리콘 게이트를 형성하는 단계; 및
    상기 기판상에 패턴을 형성하고 식각하여 게이트를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 게이트 산화막은 열산화 공정으로 형성됨을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990045409A (ko) * 1997-11-20 1999-06-25 슈나이티 비.에스 실리콘 게이트 전계 효과 트랜지스터 제조 방법
KR20010008616A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 게이트절연막 형성방법
KR20030049353A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030058591A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 트랜지스터 및 그의 제조 방법
JP2003282743A (ja) * 2002-03-22 2003-10-03 Nec Electronics Corp 半導体装置とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990045409A (ko) * 1997-11-20 1999-06-25 슈나이티 비.에스 실리콘 게이트 전계 효과 트랜지스터 제조 방법
KR20010008616A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 게이트절연막 형성방법
KR20030049353A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030058591A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 트랜지스터 및 그의 제조 방법
JP2003282743A (ja) * 2002-03-22 2003-10-03 Nec Electronics Corp 半導体装置とその製造方法

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