KR20010008616A - 반도체장치의 게이트절연막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 게이트절연막을 형성하는 방법에 관한 것으로서, 특히 이 방법은 소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하며, 케미칼 산화막이 형성된 기판에 질화처리 공정을 실시하여 케미칼 산화막 상부에 질화박막을 형성하거나 케미칼 산화막을 질화처리한 후에, 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성한다.

Description

반도체장치의 게이트절연막 형성방법{Method of forming gate insulating layer in semiconductor device}

본 발명은 반도체장치의 형성방법에 관한 것으로, 특히 질화물질을 사용한 게이트절연막의 전기적 특성을 개선하기 위한 반도체장치의 게이트절연막 형성방법에 관한 것이다.

반도체 기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스 트랜지스터(MOS FET; metal oxide semiconductor field effect transistor)는 게이트가 게이트절연막인 얇은 산화실리콘막에 의해 기판으로부터 격리되어 있기 때문에 접합형 트랜지스터와 같이 임피던스가 저하되는 경우가 적으며, 1회 확산 공정으로 그 제조 공정이 간단하다. 그러므로, 이러한 모스 트랜지스터는 고집적화에 적합한 특성을 가진다.

하지만, 반도체장치의 집적도를 높이기 위해 단위 소자의 크기가 미세화될수록 모스 트랜지스터의 게이트절연막의 두께 및 폭 또한 축소되고 있는 실정이다.

통상적으로, 모스 트랜지스터의 게이트절연막 제조 공정은 800℃∼900℃의 고온에서 습식 산화 공정을 실시하여 실리콘산화막을 성장함으로써 게이트절연막을 형성하고 있다.

이러한 습식 산화 공정으로 얻어진 게이트절연막은 두께 조절이 어려울 뿐만 아니라, 게이트절연막이 두께가 얇아서 게이트전극을 통한 직류의 터널링 전류를 충분히 억제할 수 없기 때문에 디바이스의 전기적 특성이 저하된다. 또한, 게이트절연막 형성 공정은 고온에서 일정 시간동안 산화 공정을 실시할 경우 채널 영역이 기판에 깊이 형성될 수도 있기 때문에 소자 축소로 인한 얇은(shallow) 채널 영역을 필요로 하는 반도체장치에는 적합하지 않는 문제점이 있었다.

또한, 산화 공정에 의해 형성된 게이트절여막은 이후 게이트 전극 패터닝 공정시 게이트절연막의 두께를 조정하는데에도 어려움이 있었다. 예를 들어, 256M 반도체장치에서는 게이트절연막의 두께를 60Å이하로 작게 해야만 반도체장치의 수율 및 제조 공정시 문제점을 방지할 수 있다. 만약, 기판에 남아 있는 게이트절연막이 충분한 두께를 확보하지 못한다면 후속 이온주입 공정에서 이온주입 정도가 달라지게 되는 문제점이 있었다.

최근에는, 이와 같은 디바이스 특성을 방지하고자 유전 상수가 높은 실리콘질화막을 실리콘산화막 위에 증착하여 게이트절연막을 형성하는데, 이러한 공정 역시 저압 화학기상증착법(low pressure chemical vapor deposition), 대기압 화학기상증착법(atmospheric pressure chemical vapor deposition)을 이용하기 때문에 수십 Å의 게이트절연막 두께를 확보하는데 제조 공정의 한계가 있었다.

본 발명의 목적은 상기와 같은 종래 기술 분야의 문제점을 해결하기 위하여 기판에 세정공정을 실시하여 케미컬 산화막을 형성하고 상기 케미칼 산화막에 질화처리 공정을 실시하여 산화막/질화막 내지 질화막으로 이루어진 게이트절연막을 형성함으로서 고직접 반도체장치의 게이트절연막 두께 조절을 양호하게 하는 반도체장치의 게이트절연막 형성방법을 제공하는데 있다.

도 1 내지 도 4는 본 발명에 따른 게이트절연막을 이용한 게이트전극 형성 과정을 나타낸 수직 단면도들.

*도면의 주요부분에 대한 부호의 설명*

10: 실리콘 기판

12: 케밀칼 산화막

12': 질화처리된 막

14: 고온 산화막

16: 도프트 폴리실리콘막

18: 텅스텐실리사이드막

20: 하드마스크

22: 반사방지막

상기 목적을 달성하기 위하여 본 발명은 반도체장치의 게이트절연막을 형성함에 있어서, 소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하는 단계와, 케미칼 산화막이 형성된 기판에 질화박막을 형성하는 단계와, 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하고자 한다.

도 1 내지 도 4는 본 발명에 따른 게이트절연막을 이용한 게이트전극 형성 과정을 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 게이트절연막 제조 방법은 다음과 같다.

우선, 반도체 기판으로서 실리콘기판(10)에 통상의 소자 분리 공정(예컨대, 로커스 또는 트렌치 형태)을 실시하여 소자의 활성 영역과 분리 영역을 정의하기 위한 필드산화막(도시하지 않음)을 형성한다.

그 다음, 도 1에 도시된 바와 같이, 필드산화막이 형성된 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막(12)을 형성한다. 이때, 세정 공정시 그 마지막 처리를 순수(deionized water)에 오존(O₃)을 첨가하도록 한다.

이어서, 도 2에 도시된 바와 같이, 케미칼 산화막(12)이 형성된 기판에 질화처리 공정을 실시하여 케미칼 산화막 상부에 질화박막을 형성하거나 케미칼 산화막을 질화처리하여 게이트절연막(12')을 형성하도록 한다. 여기서, 원하는 게이트절연막(12')의 두께를 확보하기 위해서는 케미컬 산화막과 질화막이 적층된 구조일 경우 케미컬 산화막과 질화막의 두께를 적당하게 조절해야만 한다.

본 실시예에서는 케미컬 산화막의 고온의 질화처리 공정을 이용하며, 이때의 조건은 NH₃와 N₂O 가스를 동시에 반응 챔버에 인가하며 반응 챔버의 온도를 800℃이상으로 한다.

한편, 케미컬 산화막 상부에 질화막을 적층할 때의 공정 조건은 NH₃와 SiH₂Cl₂의 가스비를 3:1 이상으로 하며 반응 챔버의 온도를 650℃이상으로 하는 것이 바람직하다.

계속해서, 도 3에 도시된 바와 같이, 질화성 게이트절연막(12') 상부에 인시튜(in-situ) 방식으로 고온 산화공정(high temperature oxidation)을 실시하여 산화막(14)을 증착하고 게이트절연막(12')의 전기적인 결함을 방지하고자 어닐링 공정을 실시한다. 이때, 어닐링 공정은 반응 챔버의 온도를 850℃이상으로 하거나 또는 N₂, Ar, NH₃및 N₂O 중에서 선택된 가스를 공급하여 막질 특성을 좋게 한다.

그리고, 상기 산화막(14)의 증착시 다른 증착장비를 이용하여 공정을 진행할 수도 잇는데 이 경우 장비 이동은 질화막 표면의 오염을 방지하기 위하여 두 개의 각기 다른 장비가 병렬로 연결된 것을 이용하도록 한다. 이와 같이 다른 증착장비를 이용할 경우 기판 표면을 세정한 후에 산화막을 증착할 수도 있다. 이때 세정 공정은 이전 세정 공정과 동일하게 순수(deionized water)에 오존(O₃)을 첨가하거나 황산계 케미컬을 이용할 수 있으며 이들을 조합해서 사용할 수도 있다.

그 다음, 도 4에 도시된 바와 같이 본 발명에 따른 게이트절연막(12')과 산화막(14) 상부에 통상의 게이트전극 제조 공정을 진행한다. 즉, 산화막(14) 상부에 도프트 폴리실리콘막(16)을 형성하고, 그 위에 고저항의 전기 특성을 위해서 텅스텐실리사이드막(18)을 적층한다. 그리고, 상기 텅스텐실리사이드막(18) 상부에 포토레지스트 패턴을 이용한 하부 구조물의 식각시 정확한 패터닝을 도와주는 하드마스크(20)와 반사방지막(22)을 적층한다. 게이트 마스크를 이용한 사진 공정을 진행하여 상기 적층된 반사방지막(22)과 하드마스크(20)를 선택식각하고, 그 하부의 텅스텐실리사이드막(18)과 도프트 폴리실리콘막(16)을 선택식각하여 게이트전극을 형성한다.

여기서, 상기 게이트전극 패터닝 공정시 게이트절연막(12')의 질화막 부분을 식각 정지막으로 이용하여 기판에 남겨질 게이트절연막의 두께를 정확하게 확보할 수 있다. 이에 따라, 균일한 게이트절연막(12')은 이후 게이트전극의 식각 손상과 LDD(lightly doped drain)의 이온 주입시 스크린(screen) 역할을 하는 산화막 증착공정의 신뢰성을 높인다.

한편, 본 발명의 제조 방법에 있어서, 케미컬 산화막 형성 이후에 고온의 산화 공정을 실시하여 케미컬 산화막 상부에 고온 산화막을 추가 형성할 수 있다. 그러면, 이후 질화처리 공정에서 케미컬 산화막과 고온 산화막의 질화가 동시에 이루어져 상부 텅스텐실리사이드막으로의 불소 확산이 게이트절연막에 확산되는 것을 방지할 수 있다.

상기한 바와 같이 본 발명에 따른 게이트절연막 형성방법은, 게이트절연막 축소에 따른 막 두께의 조절을 양호하게 하여 디바이스의 특성 및 제조 공정의 수율을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 반도체장치의 게이트절연막을 형성함에 있어서,

   소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하는 단계;

   상기 케미칼 산화막이 형성된 기판에 질화박막을 형성하는 단계; 및

   상기 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
2. 제 1항에 있어서, 상기 세정 공정시 마지막 처리를 순수에 오존을 첨가한 용액을 이용하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
3. 제 1항에 있어서, 상기 케미컬 산화막 상부에 적층되는 질화막의 증착 공정은, NH₃와 SiH₂Cl₂의 가스비를 3:1 이상으로 하며 반응 챔버의 온도를 650℃이상으로 하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
4. 제 1항에 있어서, 상기 케미컬 산화막을 형성한 후에, 질화처리 공정을 실시하여 상기 케미컬 산화막을 질화막을 변화시키는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
5. 제 4항에 있어서, 상기 케미컬 산화막의 질화처리 공정은, NH₃와 N₂O 가스를 동시에 반응 챔버에 인가하며 반응 챔버의 온도를 800℃이상으로 하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
6. 제 1항에 있어서, 상기 고온의 산화막 형성 후에, 850℃의 어닐링 공정을 실시하거나 N₂, Ar, NH₃및 N₂O 중에서 선택된 가스를 공급하여 어닐링 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.
7. 제 1항에 있어서, 상기 케미컬 산화막 형성 이후에, 고온 산화공정을 실시하여 산화막을 추가 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.