KR100876861B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents

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Abstract

본 발명은 박막 적층 구조의 게이트 산화막을 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 수개의 소자분리막으로 정의된 제1활성영역과 제2활성영역으로 구분되는 반도체 기판을 준비하는 단계; 상기 기판 전면상에 열산화막을 형성하는 단계; 상기 열산화막을 선택적으로 제거하여 상기 제2활성영역을 노출시키는 단계; 상기 기판 전면상에 오존산화막을 형성하는 단계; 상기 오존산화막상에 실리콘질화막을 형성하는 단계; 및 상기 열산화막과 오존산화막 및 실리콘질화막을 제1게이트 산화막으로 하는 제1게이트와, 상기 오존산화막 및 실리콘질화막을 제2게이트 산화막으로 하는 제2게이트를 상기 제1활성영역 및 제2활성영역 각각에 형성하는 단계를 포함하는 것을 특징으로 하며, 산화막 제거와 오존 세정 공정을 하나의 장비로 진행할 수 있어 공정을 단순화시킬 수 있고, 박막 적층구조의 게이트 산화막 형성 공정을 RTO 와 Si3N4 증착에서 오존수 세정후 바로 Si3 N4 증착으로 공정을 단순화시킬 수 있으며, 오존 산화막 두께를 5Å 이하로 용이하게 형성할 수 있는 효과가 있는 것이다.

Description

반도체 소자의 게이트 산화막 형성방법{METHOD FOR FORMING GATE OXIDE IN SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 도시한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 110; 소자분리막
120,125; 열산화막 130; 감광막 패턴
150; 오존산화막 160; 실리콘질화막
180; 제1게이트 산화막 190; 제2게이트 산화막
200; 제1게이트 210; 제2게이트
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 보다 상세하게는 오존수를 이용하여 박막 적층구조의 게이트 산화막을 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
반도체 소자에 있어서 트랜지스터의 가장 기본적인 기능으로 스위칭(Switching) 기능을 들 수 있다. 트랜지스터는 문턱전압(Threshold Voltage)이라고 하는 VT 특성이 있다. 구체적으로, 인가전압에 의해서 소오스(Source)와 드레인(Drain)간의 전압이 문턱전압(VT) 이상으로 되면 턴 온(Turn On)되고, 소오스(Source)와 드레인(Drain)간의 전압이 인가전압과 같아지면 완전도통 상태의 포화(Saturation) 상태가 된다.
트랜지스터는 신호전달을 담당하는 게이트 단자(Gate Terminal)와 소오스-드레인(Source-Drain)이 각각 다른 배선으로 연결되는데, DRAM에서는 소오스(Souce)부가 캐패시터(Capacitor)에 연결되어 있다. 그리고, 게이트는 게이트 산화막(Gate Oxide)이라고 하는 절연막에 의해 전기적으로 절연되어 있어서 게이트와 반도체 기판 사이에는 전류의 흐름은 없다. 또한, 게이트 산화막에 의해서 게이트와 소오스/드레인은 물리적으로 분리되어 있다.
이러한 게이트 산화막은 절연파괴(Breakdown) 특성을 고려하여 결함이 없고 오염이 없는 고순도의 옥사이드(Oxide)이어야 한다. 드레인 전류(Drain Current)는 게이트 산화막 두께에 반비례하는 특성이 있기 때문에 게이트 산화막 두께가 얇을수록 전류(Current) 구동 능력은 향상된다. 따라서, 핫 캐리어(Hot Carrier) 내성과 같이 게이트 산화막이 얇아질수록 나타나는 문제점들만 극복할 수 있다면 게이트 산화막의 두께는 얇을수록 좋다.
특히, 90nm 이하의 논리 소자의 게이트 산화막 두께는 15Å 이하가 요구되는데 이정도의 두께에서는 절연막 특성 확보가 어렵고 특히 붕소 투과 현상에 대한 방비책은 거의 전무하다시피 한다. 따라서, 이의 해결을 위하여 게이트 산화막의 적층구조가 많이 연구되고 있다.
그러나, 종래 기술에 따른 반도체 소자의 게이트 산화막 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 플라즈마 방식을 이용하여 감광막(PR)을 제거하였는데 이러한 방법은 플라즈마 PR 제거, 후속 습식 세정, 후속 게이트 전세정 등의 3개의 공정이 있고, 또한 플라즈마에 의한 게이트 산화막의 특성 저하 문제가 있다.
한편, 적층구조의 게이트 산화막 형성에 있어서는 급속열처리(RTP) 방식을 이용하였는데 이러한 방법으로는 게이트 산화막의 두께 조절이 어렵고 또한 5Å 이하로는 형성하기가 거의 불가능하였다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 오존수를 이용하여 박막의 적층구조를 가진 게이트 산화막을 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은, 수개의 소자분리막으로 정의된 제1활성영역과 제2활성영역으로 구분되는 반도체 기판을 준비하는 단계; 상기 기판 전면상에 열산화막을 형성하는 단계; 상기 열산화막을 선택적으로 제거하여 상기 제2활성영역을 노출시키는 단계; 상기 기판 전면상에 오존산화막을 형성하는 단계; 상기 오존산화막상에 실리콘질화막을 형 성하는 단계; 및 상기 열산화막과 오존산화막 및 실리콘질화막을 제1게이트 산화막으로 하는 제1게이트와, 상기 오존산화막 및 실리콘질화막을 제2게이트 산화막으로 하는 제2게이트를 상기 제1활성영역 및 제2활성영역 각각에 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 산화막 제거와 오존 세정 공정을 하나의 장비로 진행할 수 있어 공정을 단순화시킬 수 있고, 박막 적층구조의 게이트 산화막 형성 공정을 RTO 와 Si3N4 증착에서 오존수 세정후 바로 Si3N4 증착으로 공정을 단순화시킬 수 있으며, 오존 산화막 두께를 5Å 이하로 용이하게 형성할 수 있다.
이하, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은, 도 1에 도시된 바와 같이, 수개의 소자분리막(110)으로 정의된 제1활성영역(A)과 제2활성영역(B)으로 구분되는 반도체 기판(100)을 준비한다.
계속하여, 상기 기판(100) 전면상에 열산화막(120)을 약 37Å 정도의 두께로 형성한다.
이어서, 도 2에 도시된 바와 같이, 상기 기판(100)의 제1활성영역(A)상에 감광막 패턴(130)을 형성한 다음, 상기 감광막 패턴(130)을 마스크로 하는 HF 계열의 케미컬을 이용한 식각 공정으로 상기 열산화막(120)을 선택적으로 제거하여 상기 기판(100)의 제2활성영역(B)을 노출시킨다.
그결과, 상기 기판(100)의 제1활성영역(A)에만 열산화막(125)이 형성된다.
다음으로, 도 3에 도시된 바와 같이, 상기 기판(100) 전면상에 오존산화막(150)을 형성한다. 상기 오존산화막(150)을 형성하는 단계는 최하 50ppm 농도의 오존수에 상기 기판(100)을 넣어 상기 감광막 패턴(130)을 제거함과 동시에 이루어진다.
이때, 오존산화막(150)은 약 15Å 정도의 두께로 형성되는데 후속 공정을 진행하게 되면 나중에 영향을 미치는 것은 약 3Å 정도이다. 한편, 기존의 열산화막 패턴(125)상에는 오존산화막(150)은 거의 성장하지 아니하여 약 1Å 정도만이 형성될 뿐이다.
상기 오존산화막(150)의 두께는 상기 오존수의 농도로 조절할 수 있는바, 오존수의 농도가 낮을 경우, HF로 처리한 기판(100)을 오존 클리닝을 실시하면 10Å 정도의 오존산화막이 형성되고, 기판을 열산화시킬 경우 산화막의 두께는 HF로 처리한 기판보다 약 2Å 정도 높게 나타나며, 오존수의 농도를 높이면 약 5Å 정도까지 두께 조절이 가능하다.
다음으로, 도 4에 도시된 바와 같이, 상기 오존산화막(150)상에 Si3N4와 같은 실리콘질화막(160)을 저압 화학 기상 증착 방식으로 약 12Å 정도 형성한다.
이어서, 도 5에 도시된 바와 같이, 상기 기판(100) 전면상에 폴리실리콘 등의 증착과 식각 공정을 진행하여 열산화막(125)과 오존산화막(150) 및 실리콘질화막(160)을 제1게이트 산화막(180)으로 하는 제1게이트(200)를 제1활성영역(A)에 형 성한다.
그리고, 이와 병행하여 오존산화막(150) 및 실리콘질화막(160)을 제2게이트 산화막(190)으로 하는 제2게이트(210)를 제2활성영역(B)에 형성한다.
이때, 상기 제1게이트 산화막(180)의 두께는 상기 열산화막(125)의 두께 37Å와, 상기 오존산화막(150)의 두께 1Å와, 상기 실리콘산화막(160)의 두께 12Å의 합인 약 50Å 정도이다.
그러나, 상기 제2게이트 산화막(190)은 상기 오존산화막(150)의 두께 3Å와, 상기 실리콘질화막(160)의 두께 12Å의 합인 약 15Å 정도의 두께를 가진 초박막으로 형성된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 산화막 제거와 오존 세정 공정을 하나의 장비로 진행할 수 있어 공정을 단순화시킬 수 있고, 박막 적층구조의 게이트 산화막 형성 공정을 RTO 와 Si3N4 증착에서 오존수 세정후 바로 Si3N4 증착으로 공정을 단순화시킬 수 있으며, 오존 산화막 두께를 5Å 이하로 용이하게 형성할 수 있는 효과가 있다.

Claims (5)

  1. 수개의 소자분리막으로 정의된 제1활성영역과 제2활성영역으로 구분되는 반도체 기판을 준비하는 단계;
    상기 기판 전면상에 열산화막을 형성하는 단계;
    상기 열산화막을 선택적으로 제거하여 상기 제2활성영역을 노출시키는 단계;
    상기 기판 전면상에 오존산화막을 형성하는 단계;
    상기 오존산화막상에 실리콘질화막을 형성하는 단계; 및
    상기 열산화막과 오존산화막 및 실리콘질화막을 제1게이트 산화막으로 하는 제1게이트와, 상기 오존산화막 및 실리콘질화막을 제2게이트 산화막으로 하는 제2게이트를 상기 제1활성영역 및 제2활성영역 각각에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제1항에 있어서,
    상기 오존산화막을 형성하는 단계는 오존수를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. 제2항에 있어서,
    상기 오존수는 최하 50ppm 농도인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  4. 제2항에 있어서,
    상기 오존산화막의 두께는 상기 오존수의 농도로 조절하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  5. 제1항에 있어서,
    상기 실리콘질화막은 Si3N4막인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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