KR100307272B1 - Mos소자제조방법 - Google Patents
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Abstract
본 발명의 목적은 미세하게 패턴화될 수 있는 자체 정렬 접점을 형성하여 반도체 소자를 소형화하는 것이다.
MOS 형 반도체 소자에서, 게이트 전극으로서 작용하는 막(104)이 형성되고, 그 위에 절연막(105)이 증착되며, 게이트 전극(104)과 절연막(105)이 패턴화된다. 그다음, 측벽 절연막(108)이 게이트 전극(104)과 절연막(105)의 측벽 상에 형성되고, 소스 및 드레인층(103)이 노출되며, 도체막(109)이 증착된다. 그후, 평탄화막(110)이 증착되어, 반도체의 표면을 편평하게 만들고, 게이트 전극(104)상의 에칭에 의해 제거될 장소는 사진 석판술에 의해 패턴화되며, 얇은 평탄화막 (110)과 도체막(109)이 에칭된다.
게이트 전극상의 도체막은 게이트 전극의 폭이 아무리 작더라도 실패 없이 에칭에 의해 제거될 수 있고, 자체 정렬된 접점은 미세한 공정에 적용될 수 있다.
Description
본 발명은 MOS 형 반도체 소자에서 자동 정렬된 접점을 형성하기 위한 제조방법에 관한 것이다.
제 3 도는 게이트 전극(24), 배선층(36) 등을 구비한 종래의 반도체 소자의 단면도이다. 접촉 구멍(33)은 레벨간 절연막(35)이 형성된 후 사진 석판 인쇄술에의해 배치를 실행한 후 형성된다. 따라서, 에칭 시에 위치설정 에러(δ)와 변동치(λ)의 합을 포함한 여유분이 항상 고려되어야 한다. 게이트 전극(24)의 엣지와 접촉 구멍(33)의 엣지 사이의 거리 예를들어 n 이라고 가정하면, 관계 n>δ+λ가 만족되어야 한다. 이것은 반도체 소자를 소형화할 때 큰 장애가 된다. 0.8㎛ 룰 (rule)에서, 예를들면 δ= 0.4㎛ 이고 λ= 0.2㎛ 이면, n > 0.6㎛ 이 성립된다. 처리 여유의 관점에서 보면 n 은 약 0.8㎛ 이어야 한다.
반도체 소자의 크기를 줄이기 위하여, 상술한 바와 같이 접점과 게이트 전극간의 거리(n)와 접촉 구멍과 소자 절연층간의 거리(P)를 가능한 많이 축소시켜야 한다.
본 발명의 목적은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 게이트 전극막을 형성하는 단계와, 게이트 전극막 상에 제 1 절연막을 형성하는 단계와, 제 1 패턴화된 포토레지스트 막을 마스크로서 사용하여 게이트 전극막과 제 1 절연막을 패턴화하는 단계와, 패턴화된 게이트 전극막을 마스크로 사용함으로써 반도체 기판의 표면상에 불순물 소스 및 드레인층을 형성하는 단계와, 게이트 절연막 및 제 1 절연막의 노출된 표면 상에 제 2 절연층을 형성하는 단계와, 게이트 전극의 측벽 상에 측벽 절연막을 형성하기 위하여 제 2 절연층을 에칭하는 단계와, 반도체 기판. 제 1 절연막 및 측벽 절연막의 노출된 표면 상에 도체막을 형성하는 단게와, 도체막을 소망의 형태로 패턴화하는 단계를 포함하는 MOS 소자 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 게이트 전극막 상에 제 1 절연막을 형성하는 단계와, 제 1 패턴화된 포토레지스터 막을 마스크로서 사용함으로써 게이트 전극막과 제 1 절연막을 패턴화하는 단계와, 패턴화된 게이트 전극막을 마스크로서 사용하여 반도체 기판의 표면 상에 불순물 소스 및 드레인층을 형성하는 단계와, 게이트 절연막과 제 1 절연막의 노출된 표면 상에 제 2 절연막을 형성하는 단계와, 게이트 전극의 측벽상에 측벽 절연막을 형성하기 위하여 제 2 절연막을 에칭하는 단계와, 반도체 기판, 제 1 절연막 및 측벽 절연막의 노출된 표면상에 도체막을 형성하는 단계와, 도체막 상에 평판 표면을 가진 평탄화막을 형성하는 단계와, 제 2 패턴화된 포토레지스트 막을 마스크로서 사용하여, 게이트 전극막 위에 있는 반도체막과 평탄화막의 영역을 에칭하는 단계를 포함하는 MOS 소자 제조방법을 제공하는 것이다.
게이트 전극막과 그 위에 형성된 절연막이 동시에 에칭되어 패턴화된 후, 측벽 절연막은 에치백(etch-back) 방법에 의해 게이트 전극막의 측벽 상에 형성되고, 도체막은 불순물 소스와 드레인층을 도체막과 직접 접촉하도록 형성하여, 소정 형태로 패턴화된다.
게이트 전극이 상측 절연막과 측벽 절연막으로 덮혀지기 때문에, 그 위의 도체막은 레벨간 절연막을 이용하지 않고서 불순물 소스 및 드레인층과 접촉하여 형성될 수 있다. 다시말해서, 접점을 형성하는 마스크가 필요하지 않기 때문에, 반도체 소자는 소형화될 수 있다.
본 발명에 따르면, 상기의 문제점은 게이트 전극의 주변이 다른 영역보다 높다는 사실을 이용함으로써 해결된다. 즉, 도체막이 형성된 후, 평판막은 반도체 소자의 표면을 편평하게 하도록 증착되고, 게이트 전극상의 도체막은 에칭될 영역위에서만 패턴화되며, 평판막과 도체막이 에칭된다.
게이트 전극막상의 평판막은 에칭되고, 그 다음 도체막이 에칭된다. 게이트 전극막 상의 도체막은 다른 영역보다 높고, 따라서 게이트 전극막 상의 도체막이 우선적으로 에칭된다.
게이트 전극막과 그 위에 형성된 질화 실리콘막이 동시에 에칭되어 패턴화된후, 질화 실리콘막은 에치 백 방법에 의하여 게이트 전극막의 측벽 상에 형성되고, 도체막은 불순물 소스와 드레인층을 도체막과 직접 접촉하도록 형성되여, 도체막이 희망하는 형태로 패턴화되게 형성된다.
게이트 전극이 상측 질화 실리콘막과 측벽 질화 실리콘막으로 덮히므로, 그 위의 도체막은 레벨간 절연막을 사용하지 않고서 불순물 소스 및 드레인층과 접촉하도록 형성될 수 있다. 다시말해서, 접점을 형성하기 위한 마스크가 필요하지 않기 때문에, 반도체 소자가 소형화될 수 있다.
(실시예 1)
제 1(a) 도 내지 1(h) 도는 본 발명의 자체 배열형 접점 구조를 갖는 금속 산화물 반도체(MOS)의 제조 방법을 도시한다. 제 1(a) 도에 도시된 바와 같이, 소자 분리용 절연막(2)과 게이트 절연막(3)을 실리콘 등으로 이루어진 반도체 기판 (1)상에 형성되고, 그후 게이트 전극 및 배선으로서 작용하는 막(4)과 게이트 전극막(4)상에 증착될 제 1 절연막(5)이 적층되어 있다. 패턴화는 포토레지스트 막(6)등을 이용함으로써 게이트 전극을 형성하도록 전도된다. 게이트 전극막(4)은 다결정 실리콘막 또는 실리사이드(Silicide) 막, 금속 막 또는 그들의 합성물 막으로 구성된다. 게이트 전극막(4)상의 절연막(5)의 예로서, 게이트 전극막(4)을 산화함으로써 얻어지는 산화물 막, 게이트 전극막(4)을 질화함으로써 얻어지는 질화물막, 화학 기상 성장법(CVD)이나 물리 기상 성장법(PVD)에 의해 적층된 이 산화 실리콘막, CVD 법과 PVD 법에 의해 적층된 질화 실리콘막, CVD 법이나 PVD 법에 의해 적층된 실리콘 옥시니트라이드(oxynitride) 막, 알루미나 같은 절연막 또는 그들의 합성 막 등이 있다.
다음, 제 1(b) 도에 도시된 바와 같이, 제 1 절연막(5)과 게이트 전극막(4)은 패턴화된 제 1 포토레지스트 막(6)을 이용하여 패턴화된다. 패턴화 공정에서, 제 1 절연막(5)의 패턴화와 게이트 전극막(4)의 패턴화는 동시에 또는 분리되어 수행될 수 있다.
저농도 불순물 소스 및 드레인층(7, 8)이 제 1(c) 도에 도시된 바와 같이 형성된 후, 게이트 전극(4)의 측벽 절연막으로 작용하는 제 2 절연막(9)이 적층된다. 절연막(9)의 예로는, CVD 법이나 PVD 법으로 형성된 이산화 실리콘막 또는 질화 실리콘막 또는 실리콘 옥시니트라이드 막이나, 또는 알루미나를 포함한다. 에칭으로 인한 게이트 전극(4)의 어떠한 손상도 없이 실리콘 기판(1)의 인터페이스 (interface)를 안정화시키기 위하여, 측벽 절연막으로 작용하는 절연막(9)이 형성되기 전에, 어닐링 또는 산화와 같은 열 처리가 실행될 수 있다. 저농도 불순물 소스 및 드레인층(7,8)은 보통 LDD(약간 도핑된 드레인)으로 지칭된다. 이들 층은 불필요할 때마다 생략될 수도 있다. 또한, 이들 층들은 고농도의 불순물 소스 및 드레인 층으로 변환될 수 있다.
그 다음, 제 1(d) 도에 도시된 바와 같이, 제 2 절연막(9)은 측벽 절연막 (10)을 형성하도록 에칭된다. 이 방법은 "에치백(etch-back)"으로 지칭되며, 일반적으로, 제 2 절연막(9)의 이방성 에칭에 의해 게이트 전극막(4)의 측벽 상에 측벽절연막(10)을 형성할 수 있다. 절연막(9)의 에칭 깊이는 제 2 절연막(9)의 두께와 거의 일치하고, 측벽 절연막(10)의 균일성을 얻을 수 있도록 다소 많은 에칭이 수행되어야 한다. 이때, 제 2 절연막(9) 아래의 게이트 절연막(3) 또는 게이트 전극막(4) 위의 제 1 절연막(5)은 일정 범위로 에칭되며, 이 에칭이 고려되어야 한다. 게이트 절연막이 얇기 때문에, 이 막이 완전히 에칭될 가능성이 있다. 따라서, 제 2 절연막(9)의 에칭 조건은 게이트 절연막 아래의 실리콘 기판(1)이 많이 에칭되지 않도록 선택되어야 한다. 게이트 전극막(4)상의 절연막 또한 일정 범위로 에칭된다. 그러므로, 게이트 전극막(4)의 노출을 방지하여 전기 절연을 제공하기에 충분할 정도의 두께를 가져야 한다.
그 다음, 제 1(e) 도에 도시된 바와 같이, 고농도의 불순물 소스 및 드레인층(11, 12)이 형성되고, 제 1 도체막(13)은 불순물 소스 및 드레인층(11, 12)과 직접 접촉하도록 형성된다. 불순물 소스 및 드레인층(11, 12)은 일반적으로, HDD(많이 도핑된 드레인)로 지칭된다. 이 때, 직접 접촉하게 하기 위하여, 만약 어떤 것이든 남아 있다면 불순물 소스 및 드레인층(11, 12)상의 얇은 절연막은 제 1 도체막(13)이 형성되기 전에 완전히 제거되어야 한다. 이 도체막(13)의 예로는 다결정실리콘막, 실리사이드막, 금속막 또는 그들의 합성물 막이 있다.
다음, 제 1 도체막(13)을 소정 모양으로 에칭하기 위하여, 제 1(f) 도에 도시된 바와 같이 레지스트는 사진 석판술 등에 의해 패턴화된다. 이때, 제 2 포토레지스터 막(14)은 게이트 전극상의 제 1 도체막(13)이 일반적으로 분리된 상태로 유지되어야 하므로, 제 1(f) 도에 도시된 바와 같이 개방된다. 일반적으로, LSI 가 소형화될 때, 게이트 전극은 최소 룰 하에 있다. 제 2 포토레지스트 막(14)의 개방공간(m)은 도체막이 에칭될 때 소스와 드레인의 에칭을 방지하기 위하여, 대부분의 경우 게이트 전극의 폭보다 작은 것이 좋다. 상기 공간(m)은 특히, 어떠한 문제점도 없이 최소화 룰으로 게이트 전극보다 작게 만들어질 수 있다. 이것은 게이트 전극상에 제 1 절연막(5)이 존재하고, 이 부분이 다른 부분보다 높으며, 길이(m)가 최소화 룰보다 더 작은 해상도의 한계를 보장할 때조차도 충분할 정도로 포토레지스트가 절단될 수 있기 때문이다.
제 1(g) 도에서, 제 1 도체막(13)은 패턴화된 제 2 포토레지스트를 마스크로서 사용하여 소망 형테로 에칭된다. 이때, 게이트 전극막(4)상의 레지스트의 개방부분이 절단되고, 제 1 도체막(13)은 소스 측과 드레인 측 사이에서 분리된다.
제 2 포토레지스트 막(14)이 제거된 후, 레벨간 절연막(15)과 그 위에 형성된 제 2 도체막(16)이 제 1(h) 도에 도시된 바와 같이 형성되어, 반도체 소자가 단계별로 형성된다.
불순물 소스 및 드레인층(7,8,11,12)과의 직접적인 접촉에 대해 제 1 도에 설명하였으나, 제 1 도체막(13)과 게이트 전극막(4) 사이의 접점은 다음의 방법에의해 이루어질 수 있다. 한가지 방법은 제 1 도체막(13)의 형성 전에 마스킹 단계와 에칭 단계의 공정수를 증가시키고 게이트 전극막(4)상에 제 1 절연막(5)의 접촉구멍을 형성하는 것이다. 다른 방법은 제 1 도체막(13)을 형성한 다음, 레벨간 절연층(15)에 접촉 구멍을 개방한 다음, 게이트 전극막(4)이 제 2 도체막(16)과 전기접촉하게 하는 것이다.
말할 필요도 없이, 불순물 소스와 드레인층(7, 8; 11, 12)은 P 형 또는 N 형일 수 있다.
불순물 소스 및 드레인층(7, 8, 11, 12)과 제 1 도체막(13) 사이의 접촉 구멍을 위한 마스킹 단게가 특별히 필요하지 않으므로, 게이트 전극막(4)과의 정렬에러와 소자 격리 절연막과의 정렬 에러를 고려할 필요는 없다. 더나아가, 불순물소스 및 드레인층(7,8,11,12)의 노출 단계는 단순 에칭 단계에 의해 수행될 수 있다(예를들면, HF 딥(dip)에 의해 표면상의 산화물 막을 제거하기 위하여),
에칭의 변동에 대해서도 크게 고려할 필요는 없다. 따라서, 게이트 전극막 (4)과 제 3 도에서 설명된 접촉 구멍사이의 거리(n)는 거의 0 으로 된다. 접촉 구멍과 소자 분리층사이의 거리(P)도 0 으로 된다. 다시말해서, 제 1 도에서 알 수 있는 바와같이, 측벽 절연막(10)은 게이트 전극막(4)과 제 1 도체막(13) 사이에 존재하며, 상기 측벽 절연막(10)은 제 1 도체막(13)과 게이트 전극(4) 사이의 전기절연을 보장한다. 따라서, 반도체 소자의 소형화가 이루어질 수 있다. 0.8㎛ 룰의 경우, 예를 들면, 종래의 기술에서, 게이트 길이 0.8㎛ + 게이트 및 접점 공간 0.8 ㎛ + 접촉 구멍 0.8㎛ + 접점과 소자를 분리시키기 위한 공간 0.6㎛ = 3.0㎛ 이다.본 발명에서는, 게이트 길이 0.8㎛ + 측벽 공간 폭 0.2㎛ + 접촉 구멍 0.6㎛ = 1.8 ㎛ 이다. 따라서, 크기는 1.2 크기만큼 감소될 수 있다.
(실시예 2)
제 1(a) 도 내지 제 1(h) 도는 본 발명의 자체 정렬형 접점 구조를 갖는 금속 산화물 반도체(MOS)의 제조 방법을 도시한 것이다. 제 1(a) 도에 도시된 바와 같이, 소자 분리용 절연막(2)과 게이트 절연막(3)은 실리콘 등으로 이루어진 반도체 기판(1)상에 형성되고, 게이트 전극막(4)과, 게이트 전극막 상에 질화 실리콘으로 구성된 제 1 절연막(5)이 적층되어 있다. 게이트 전극막(4)을 위한 패턴화는 제 1 포토레지스트 막(6) 등을 사용함으로써 실행된다. 게이트 전극막(4)은 다결정 실리콘막 또는 실리사이드 막, 금속 막 또는 그들의 합성물 막으로 구성된다. 질화 실리콘으로 구성된 제 1 절연막(5)은 화학 기상 성장법(CVD)에 의해 적층된다. 달리 말하면, 통상적으로, 디클로로실란(SiH2Cℓ2)와 암모니아(NH3)간의 반응 (반응식:SiH2+cl2+NH3-Si3N4)에 의한 질화 실리콘막의 성장 또는, 실란(SiN4)과 암모니아(NH3)간의 반응(반응식:SiN4+NH3-Si3N4)에 의해 형성된 질화 실리콘막의 성장을 이용한다.
다음, 제 1(b) 도에 도시된 바와 같이, 질화 실리콘막(5)과 게이트 전극막 (4)은 패턴화된 포토레지스트 막(6)을 이용하여 패턴화된다. 이 패턴화 공정에서, 질화 실리콘막(5)의 패턴화와 게이트 전극(4)의 패턴화는 동시에, 분리되어 실행될 수 있다. 동시 패턴화가 수행되면, 질화 실리콘막(5)과 게이트 전극막(4)의 이방성에칭을 허용하는 에칭 가스를 선택하는 방법 또는, 질화 실리콘막과 게이트 전극막 (4)을 서로로부터 분리적으로 에칭하는 조건을 정하는 방법이 이용 가능하다.
다음, 저농도 불순물 소스 및 드레인층(7,8)이 제 1(c) 도에 도시된 바와 같이 형성된 후, 게이트 전극막(4)의 측벽 절연막(10)으로 작용하는 질화 실리콘으로 구성된 제 2 절연막(9)이 적층된다. 이 절연막(9)은 제 1 절연막(5)과 동일한 방식으로 CVD 방법에 의해 형성된다. 에칭으로 인한 게이트 전극막(4)의 어떠한 손상도 없애고 실리콘 기판(1)의 인터페이스를 안정화하기 위하여, 측벽 절연막(10)으로 작용하는 질화 실리콘막(9)이 형성되기 전에, 어닐링이나 산화 같은 열처리가 유효하다. 저농도 불순물 소스 및 드레인층(7,8)은 일반적으로, LDD(약간 도핑된 드레인)로 지칭된다. 이러한 층들은 불괼요할 때마다 생략한다. 이들은 고농도의 원래의 불순물 소스 및 드레인층으로 변환될 수도 있다.
다음, 제 1(d) 도에 도시된 바와같이, 질화 실리콘막(9)은 측벽 절연막(10)을 형성하도록 에칭된다. 이 방법은 "에치백"으로 지칭되며, 마스킹 단계 없이 자체 정렬로 측벽 절연막(10)을 형성할 수 있다. 이 에치백 방법은 일반적으로 질화 실리콘막(9)의 이방성 에칭에 의해 수행된다. 상기 질화 실리콘막(9)의 에칭 깊이는 질화 실리콘막(9)의 두께와 거의 일치하고, 측벽 절연막(10)의 균일성을 얻기 위하여 다소 과다한 에칭이 수행되어야 한다. 게이트 절연막(3)은 일반적으로, 이산화 실리콘막(SiO2)으로 구성된다. 그러므로, 본 발명의 특성으로서 질화 실리콘막 (9)이 사용될 때, 이산화 실리콘막으로 구성된 게이트 절연막(3)을 과다하게 에칭할 수 있게 되어, 측벽 절연막(10)의 균일성이 보장되고, 질화 실리콘막과 이산화 실리콘막의 에칭비가 서로 다르고 소위 높은 "에칭 선택비"를 갖는 조건을 선택함으로써 게이트 절연막 상에 어떠한 질화 실리콘이 남는 것도 방지된다.(이것은 질화 실리콘막이 제거되고 존재하지 않는 영역이다). 게이트 전극막(4)상의 질화 실리콘막(5)도 역시 일정한 범위로 에칭된다. 따라서, 이것은 게이트 전극막(4)의 노출을 방지하고 그 위에 증착된 배선층으로 전기 절연을 제공하기에 충분할 정도의 두께를 가져야 한다. 다시 말해서, 적층시에, 최소 1000Å 이상의 두께가 질화 실리콘막(5)용으로 필요하다. 질화 실리콘막(5)이 500Å 까지 과다하게 에칭될 때 조차도, 500Å 의 두께가 남으며, 이 두께는 후속 단계를 충분히 견뎌낼 수 있다. 일반적으로, 질화 실리콘막(5)의 두께(y)는 질화 실리콘막(9)의 두께가 xÅ 이고 V% 의 과다 에칭이 수행될 때, 관계식[y>y/100xX]의 관계를 만족해야 한다. 누전 레벨에서 질화 실리콘막의 견뎌내는 전압이 2MV/cm 이면, 남아있는 질화 실리콘막(9)은 전원 전압이 5V 일 때 250Å 이상의 두께를 가져야 한다. 필요한 두께는 여유분이 고려될 때 500A 으로 되는 것이 좋다. 따라서, 질화 실리콘막의 두께(y)는 다음과 같이 표시된다.
y>100xX+500(Å)
다음, 제 1(e) 도에 도시된 바와 같이, 고농도의 불순물 소스 및 드레인층 (11, 12)이 형성된 다음, 제 1 도체막(13)이 형성되어, 불순물 소스 및 드레인층 (11, 12)과 직접 접촉하게 된다. 불순물 소스 및 드레인층(11, 12)은 일반적으로 HDD(많이 도핑된 드레인)으로 지칭된다. 이때, 직접적인 접촉을 위해, 불순물 소스및 드레인층(11, 12)상의 얇은 절연막은 만약 남아 있을 경우, 제 1 도체막(13)이 형성되기 전에 완전히 제거되어야 한다. 얇은 절연막은 일반적으로 이산화 실리콘막이다. 달리 말하면, 게이트 절연막으로서 이산화 실리콘막이 남는 경우 또는, 얇은 절연막이 질화 실리콘막(9)의 에칭동안 발생하는 결함 및 손상 방지를 위해 실행되는 산화 처리(이러한 처리는 수행되지 않을 수 있다)에 의해 형성된 이산화 실리콘막인 경우나, 자연 산화물 막의 경우가 있다. 얇은 산화 실리콘막을 제거하는 최상의 방법은 불화 수소산(HF)을 사용하여 습식 에칭하는 방법이다. 이것은 반도체 소자에 손상을 입히지 않는다. 이러한 습식 에칭이 수행될 때 조차도, 본 발명에서 사용된 질화 실리콘막은 거의 에칭되지 않고, 게이트 전극막(4)상의 영향은 질화 실리콘막(5,10)으로 덮혀지기 때문에 거의 존재하지 않는다. 따라서, 불순물소스 및 드레인층(11,12)을 노출시켜서 제 2 도체막(13)과 접촉하는데 어떠한 문제점도 발생하지 않는다. 제 2 도체막(13)의 예는 다결정 실리콘막, 실리사이드 막, 금속 막 또는 그들의 합성물 막을 포함한다.
제 2 도체막(13)을 희망하는 형태로 에칭하기 위하여, 제 1(f) 도에 도시된 바와같이, 레지스트가 사진 석판술 등으로 패턴화된다. 이때, 제 2 포토레지스터 막(14)은 게이트 전극상의 제 2 도체막(13)이 일반적으로 분리된 채로 유지되어야 하기 때문에, 제 1(f) 도에 도시된 바와 같이 개방되어야 한다. 일반적으로, LSI가 최소화될 때, 게이트 전극은 최소 룰 상태에 있다. 제 2 포토레지스터 막(14)의 개방 공간(m)은 도체막이 에칭될 때 소스 및 드레인을 에칭하는 것을 방지하기 위하여 게이트 전극의 폭보다 대부분의 경우 더 작은 것이 바람직하다. 공간(m)은 특히, 어떠한 문제점 없이도 최소 룰에서 게이트 전극보다 작게 만들어질 수 있다. 이것은 제어 절연막(5)이 게이트 전극 상에 존재하고 이 부분이 다른 부분보다 높으며, 길이(m)가 최소 룰보다 작은 해상도의 한계까지 보장될 때 조차도 충분할 정도로 절단될 수 있기 때문이다.
다음, 제 1 도체막(13)은 제 1(g) 도에 도시된 바와 같이 마스크로서 패턴화된 포토레지스터 막(14)을 이용하여 희망하는 모양으로 에칭된다. 이때, 게이트 전극막(4)상의 레지스트의 개방 부분도 절단되며, 제 1 도체막(13)은 소스측과 드레인측 사이에서 분리된다.
제 2 포토레지스트 막(14)이 제거된 후, 레벨간 절연막(15)과 그 위에 있는 제 2 도체막(16)은 제 1(h) 도에 도시된 바와 같이 형성되고, 따라서 반도체 소자가 단계별로 형성된다. 불순물 소스 및 드레인층(7,8,11,12)과의 직접적인 접촉이 제 1 도에서 설명되었다 할지라도, 제 1 도체막(13)과 게이트 전극막(4) 사이에 접점이 다음의 방법에 의해 이루어질 수 있다. 한가지 방법은 제 1 도체막(13)의 형성전에 마스킹 단계 및 에칭 단계의 수를 증가시키고 게이트 전극막(4)상의 절연막 (5)에 접촉 구멍을 형성한다. 다른 방법은 제 1 도체막(13)을 형성한 다음, 레벨간절연막(15)에 접촉 구멍을 개방한 후 게이트 전극막(4)이 제 2 도체막(16)과 전기 접촉을 하게 한다.
말할 필요도 없이, 불순물 소스 및 드레인층(7, 8; 11, 12)은 P 형일 수도 있고 N 형일 수도 있다.
불순물 소스 및 드레인층(7,8,11,12)과 도체막(13) 사이의 접촉 구멍을 위한마스킹 단계가 특별히 필요하지 않으므로, 게이트 전극막(4)과의 정렬 에러나 소자분리 절연막과의 정렬 에러를 고려할 필요가 전혀 없다. 더나아가, 불순물 소스 및 드레인층(7,8,11,12)을 노출시키는 단계는 단순한 에칭 단계(예를 들어 HF 침수에 의해 표면상의 산화물 막을 제거)에 의해 수행될 수 있으며, 에칭의 변동은 크게 고려될 필요가 없다. 따라서, 게이트 전극막(4)과 제 3 도에 도시된 접촉 구멍 사이의 거리(n)는 실제로 0 으로 된다. 접촉 구멍과 소자 격리층 사이의 거리(P) 도역시 0 으로 된다. 달리 말하면, 제 1 도에서 알 수 있는 바와 같이, 측벽 절연막 (10)은 게이트 전극(4)과 도체막(13) 사이에 존재하며, 측벽 절연막(10)은 도체막 (13)과 게이트 전극(4) 사이의 전기 절연을 보장한다. 따라서, 반도체 소자의 소형화가 이루어질 수 있다. 0.8㎛ 룰의 경우에, 예를들면 종래의 기술에서, 게이트 길이 0.8㎛ + 게이트와 접점 공간 0.8㎛ + 접촉 구멍 0.8㎛ + 접점과 소자를 분리시키기 위한 공간 0.6㎛ = 3.0㎛ 이다. 본 발명에서는 게이트 길이 0.8㎛ + 측벽 공간폭 0.2㎛ + 접촉 구멍 0.8㎛ = 1.8㎛ 이다. 따라서, 크기는 1.2㎛ 까지 크게 감소될 수 있다.
더나아가, 게이트 전극막(4)이 본 발명에서 질화 실리콘막(5, 10)으로 덮혀지기 때문에, 질화 실리콘막(5, 10)은 HF 형의 에칭 용액의 사용에 의해 습식 에칭처리가 이 실시예에서 설명된 바와 같이 도체막(13)이 형성되기 전에 불순물 소스 및 드레인층(11, 12)을 노출시키도록 실행될 때 많이 에칭되지는 않지만, 게이트 전극막(4)을 보호한다.
본 발명에서, 질화 실리콘막(5)은 게이트 전극막(4) 위에 배치되나, 이산화실리콘막과 같은 절연막이 그들 사이에 깨워질 수 있다. 그래서, 스트레스가 완화되고 누설전류가 감소된다. 다른 효과로는 질화 실리콘막(9)의 과다 에칭 시에, 질화 실리콘막(5)이 에칭될 때 절연막이 스톱퍼로서 기능한다는 점이다. 위에서 설명된 이산화 실리콘막을 산화 또는 CVD 법에 의해 형성된다.
더나아가, 질화 실리콘막(9)은 본 발명에서 적층되지만, 이산화 실리콘막과 같은 또 다른 절연막을 먼저 적층한 다음 질화 실리콘막을 적층하는 방법도 있다. 이 방법의 효과는 스트레스 완화와 누설 전류를 감소시키는 것이다. 또 다른 효과는 질화 실리콘막(9)이 과다 에칭될 때 충분한 스톱퍼로서 기능한다는 점이다.
(제 3 실시예)
본 발명에 따르면, 공정 단계들이 제 1 도체막(109)를 증착하는 단계까지 제 1 도의 단계와 완전히 동일하다. 즉, 제 2(a) 도 내지 제 2(c) 도는 제 1(a) 도 내지 제 1(e) 도의 단계와 동일한 단계를 설명한 것이다. 게이트 전극막(104)은 제 1 절연막(5)과 측벽 절연막(108)으로 덮혀진다. 제 1 도체막(109)은 소스 및 드레인을 통하여 반도체 기판(101)과 접촉한다. 제 2 도에 도시되지는 않았으나, 도체막 (109)이 증착되기 전에 반도체 기판이 노출되므로, 소자 분리층(102)을 위한 절연막도 게이트 전극막(104)도 존재하지 않는 영역 위에서, 제 1 도체막(109)과 반도체 기판(101)이 서로 직접 접촉한다는 것은 중요하지 않다. 반도체막(109)은 예를 들어, 다결정 실리콘막, 실리사이드 막, 금속 막 또는 그들의 적층막일 수 있다.
도체막(109)이 증착된 후, 평탄화막(110)은 제 2(d) 도에 도시된 바와 같이 형성된다. 평탄화막(110)은 평탄화막이 에치백될 때 다른 영역보다 높은 영역상의게이트 전극상의 도체막(109)이 노출되어 에칭될 목적으로 형성된다. 평탄화막은 남겨지지 않기를 원할 경우 쉽게 제거될 수 있는 막으로 구성되어야 한다. 예를들면, 포토레지스트 막이 적용될 수 있다. 또한, 폴리이미드 막이 적용될 수도 있다. 더나아가, 무기 규산염 유리가 적용될 수 있다. 또는, 유기 규산염 유리가 적용될 수도 있다. 평탄화막이 마지막으로 남게 되면, 반도체 소자의 특성에 악영향을 주지 않는 막을 사용한 것으로 인식된다. 예를 들면, 유기 또는 무기 규산염 유리로 이루어진 것이다. 또는, CVD막 등으로 이루어진 평평한 막이 사용될 수도 있다.
반도체 소자의 표면은 위에서 설명된 바와 같이 편평하게 만들어진다. 절연막(105)은 게이트 전극막(104)상에 존재하며, 다른 영역보다 높다. 평탄화막이 형성될 때 게이트 전극상의 평탄화막(110)의 두께(h)는 다른 영역의 두께보다 매우 얇게 된다. 다음, 제 2(e) 도에 도시된 바와 같이, 게이트 전극막(104)상의 도체막 (109)의 에칭될 영역에 윈도우가 형성된다. 윈도우를 형성하는 영역은 높은 곳에 위치되고 도체막을 에칭하기를 희망하지 않는 영역 상에서 겹쳐지지 않는 경우, 크게 제공될 수도 있다.
즉, 윈도우를 형성하는 영역(112)은 게이트 전극막(104)의 길이보다 클 수 있다.
따라서, 소형화의 한계는 원도우의 크기와는 별개이다.
제 2(f) 도에서, 평탄화막(110)이 에칭된다. 게이트 전극상의 평탄화막은 다른 부분보다 작은 두께(h)를 가지며, 게이트 전극상의 도체막(109)은 다른 어떤 영역보다도 먼저 노출된다. 노출된 도체막(109)이 에칭된다. 따라서, 게이트 전극막상의 도체막은 우선적으로 에칭된다. 평탄화막(110)과 도체막(109)이 동일한 속도로 에칭되는 조건하에서, 게이트 전극상의 도체막이 균일하고 편평하게 에칭된다. 도체막(19)과 제 1 절연막(105) 그리고 도체막(109) 아래의 측벽 절연막(108)은 적당한 속도비로 에칭되어야 한다. 즉, 게이트 전극(104)을 둘러싸는 측벽 질연막 (108)과 절연막(105)은 도체막(109)이 에칭된 후에 남아 있어야 한다. 도체막(109)은 절연막(105)과 측벽 절연막(108)보다 훨씬 높은 속도로 에칭되어야 한다.
위에서 설명된 바와 같이, 게이트 전극막(104)상의 도체막(109)을 게이트 전극/배선막(104)의 크기에 관계 없이 신뢰할 수 있게 에칭될 수 있다. 도체막(109)을 에칭하는 동안, 반도체 기판(101)은 측벽 절연막(108)이 존재함으로써 에칭되지 않는다. 그러므로, 트랜지스터 특성은 악영향을 받지 않는다.
다음, 제 2(g)도에 도시된 바와 같이, 포토레지스터(111)가 제거되고, 평탄화막(110)도 제거된다. 제거될 필요가 없는 평탄화막(110)은 그대로 남을 수 있다. 포토레지스트가 패턴화를 위하여 사용되었으나 다른 물질이 패턴화 효과를 내는데 적당할 경우 사용될 수도 있다.
다음, 도체막은 배선을 형성하기 위하여 패턴화된다. 배선은 평탄화막을 형성하기 전에 형성될 수 있다. 그러나, 게이트 전극(104)상의 도체막(109)이 에칭될 때는 패턴화에 대해 고려되어야 한다(제 2(e) 도).
제 2(h) 도에 도시된 바와 같이, 배선(114)등은 반도체 소자를 완성하도록 형성된다.
본 발명에 따라서, 절연막(105)이 게이트 전극막(104)상에 형성되고, 도체막(109)이 그 위에 증착된다. 따라서, 이 영역은 다른 영역보다 높다. 평탄화막(110)이 형성되면, 이 영역에서의 평탄화막(110)의 두께는 다른 영역의 두께보다 현저히 작아진다. 따라서, 전체 표면에 대해 영향을 미치는 에칭은 이 영역 위에 있는 평탄화막(110)을 먼저, 모두 제거하고, 도체막(109)이 노출되게 한다. 에칭이 더 계속됨에 따라, 이 영역상의 도체막(109)이 모두 에칭되지만, 도체막(109)는 다른 영역 상에 남아 있게 된다. 일반적으로, 반도체 소자의 높은 위치에서의 도체막(109)은 모두 에칭되지는 않는다. 그러므로, 에칭되지 않아야 될 영역은 본 발명에 의해 수행되는 바와 같이 포토레지스트로 덮이고, 윈도우는 본 발명에 의해 완성되는 바와 같이 에칭되기를 원하는 영역에만 형성된다. 이 경우, 너무 넓은 영역에 걸친 윈도우의 형성은 평탄화막(110)과 도체막(119)을 위한 에칭 조건의 여유분을 감소시킨다. 따라서, 윈도우는 너무 넓은 영역 위에 형성될 필요는 없다. 즉, 윈도우는 게이트 전극막(104) 위에 형성된 절연막(105)상의 도체막(119)의 에칭되어야 할 작은 영역 위에 형성되어 에칭된다. 공정의 최소 룰+정렬 정밀도와 동일한 영역이 윈도우에 형성될 때는 어떠한 특별한 문제점도 야기되지 않는다. 그래서, 원하는 장소로부터 도체막을 신뢰할 수 있게 제거할 수 있게 된다. 더나아가, 게이트 전극과 배선이 공정의 최소 룰로 패턴화되는 영역에서조차도 최소 룰보다 넓은 윈도우를 형성하도록, 도체막(109)이 상기 영역으로부터 신뢰할 수 있게 제거할 수 있게 된다. 따라서, 본 발명은 사진 석판술에서 최소 패턴화에 의해 형성된 반도체 소자일 때조차도 자체 정렬형 반도체 소자를 형성할 수 있게 만들며, 즉 매우 미세한 반도체 소자와 집적 회로를 형성할 수 있다. 자체 정렬형이 아닌 트랜지스터의 경우에,0.8㎛ 룰에 따른 크기는 6.4㎛(소자 격리와 접점 엣지 사이의 거리 1.0㎛ x 2 + 접점 크격 0.8㎛ x 2 + 접점 엣지와 게이트 전극의 엣지 사이의 거리 1.0㎛ x 2 + 게이트 전극 폭 0.8㎛), 또는 0.6㎛ 룰에 따른 크기는 5.0㎛(소자 격리와 접점 엣지 사이의 거리 0.8㎛ x 2 + 접점 크기 0.6 × 2 + 접점 엣지와 게이트 전극의 엣지 사이의 거리 0.8㎛ x 2 + 게이트 전극 폭 0.6㎛)이다.
한편 본 발명이 적용될 때, 0.8㎛ 룰에 따른 크기는 3.0㎛(소자 격리와 접점 엣지사이의 거리 0 ×2 + 접점 크기 0.8㎛ + 접점 엣지와 전극 엣지 사이의 거리 (측벽 절연막의 폭) 0.3㎛ x 2 + 게이트 전극폭0.8㎛)로 되거나, 또는 0.6㎛ 룰에 따른 크기는 매우 작은 크기인 2.2㎛(동일 거리 0x2+동일 크기 0.6㎛ x 2 + 동일 크기 0.2㎛ x 2 + 동일 폭 0.6㎛)로 된다. 동일한 효과가 더 작은 룰에서도 얻어질 수 있다.
제 1(a) 도 내지 1(h) 도는 본 발명의 반도체 소자 제조 방법을 단계별로 도시하는 단면도.
제 2(a) 도 내지 2(h) 도는 본 발명의 또 다른 반도체 소자 제조 방법을 단계별로 도시하는 단면도.
제 3 도는 종래의 반도체 소자를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자 절연용 절연막
3 : 게이트 절연막 4 : 게이트 전극막
6 : 포토레지스트 막 7,8,11,12 : 불순물 소스 및 드레인층
Claims (6)
- 반도체 기판 상에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 상에 게이트 전극막을 형성하는 단계,상기 게이트 전극막 상에 제 1 절연막을 형성하는 단계,제 1 패턴화된 포토레지스트 막을 마스크로서 사용하여, 상기 게이트 전극막과 제 1 절연막을 패턴화하는 단계,패턴화된 게이트 전극막을 마스크로서 사용하여, 상기 반도체 기판의 표면상에 불순물 소스 및 드레인층을 형성하는 단계,상기 게이트 절연막과 제 1 절연막의 노출된 표면 상에 제 2 절연막을 형성하는 단계,상기 게이트 전극의 측벽 상에 측벽 절연막을 형성하기 위하여 상기 제 2 절연막을 에칭하는 단계,상기 반도체 기판, 제 1 절연막 및 측벽 절연막의 노출된 표면 상에 도체막을 형성하는 단계,상기 도체막의 편평면을 가진 평탄화막을 형성하는 단계 및,제 2 패턴화된 포토레지스트 막을 마스크로서 사용하여, 상기 게이트 전극막위에 있는 도체막과 평탄화막의 영역을 에칭하는 단계를 포함하는 MOS 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 절연막들은 질화 실리콘막들인 MOS 소자 제조 방법,
- 제 1 항에 있어서,상기 측벽 절연막은 이방성 에칭에 의해 형성되는 MOS 소자 제조 방법.
- 반도체 기판 상에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 상에 게이트 전극막을 형성하는 단계,상기 게이트 전극막 상에 제 1 절연막을 형성하는 단계,제 1 패턴화된 포토레지스트 막을 마스크로서 사용하여, 상기 게이트 전극막과 제 1 절연막을 패턴화하는 단계,패턴화된 게이트 전극막을 마스크로서 사용하여, 상기 반도체 기판의 표면상에 저농도 불순물 소스 및 드레인층을 형성하는 단계,상기 게이트 절연막과 제 1 절연막의 노출된 표면 상에 제 2 절연막을 형성하는 단계,상기 게이트 전극의 측벽 상에 측벽 절연막을 형성하기 위하여 상기 제 2 절연막을 에칭하는 단계,상기 측벽 절연막이 있는 상기 패턴화된 게이트 전극막을 마스크로서 사용하여, 상기 반도체 기판의 표면 상에 고농도 불순물 소스 및 드레인층을 형성하는 단계,상기 반도체 기판, 제 1 절연막 및 측벽 절연막의 노출된 표면 상에 도체막을 형성하는 단계,상기 도체막 상에 편평한 면을 가진 평탄화막을 형성하는 단계 및,형성된 제 2 패턴화된 포토레지스트 막을 마스크로서 사용하여, 상기 게이트 전극막 위에 있는 상기 평탄화막과 도체막의 영역을 에칭하는 단계를 포함하는 MOS 소자 제조 방법.
- 제 4 항에 있어서,상기 제 1 및, 제 2 절연막들은 질화 실리콘막들인 MOS 소자 제조 방법.
- 제 4 항에 있어서,상기 측벽 절연막은 이방성 에칭에 의해 형성되는 MOS 소자 제조 방법.
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