JPS63276271A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS63276271A JPS63276271A JP11175387A JP11175387A JPS63276271A JP S63276271 A JPS63276271 A JP S63276271A JP 11175387 A JP11175387 A JP 11175387A JP 11175387 A JP11175387 A JP 11175387A JP S63276271 A JPS63276271 A JP S63276271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電極／絶縁薄ＩＩ！ｉＩ！／半導体（ＣＩ Ｓ）構成の
ソース・ドレインを具えたＭＯ５電界効果トランジスタ
の製造において、 絶縁薄膜を耐酸化性のものにして、ゲート電極およびそ
の側面の酸化膜を形成してからソース・ドレイン電極を
形成することにより、 ゲート電極とソース・ドレイン電極との間隙を短小にす
ることを可能にしたものである。
ソース・ドレインを具えたＭＯ５電界効果トランジスタ
の製造において、 絶縁薄膜を耐酸化性のものにして、ゲート電極およびそ
の側面の酸化膜を形成してからソース・ドレイン電極を
形成することにより、 ゲート電極とソース・ドレイン電極との間隙を短小にす
ることを可能にしたものである。
本発明は、ＣＩ Ｓ （Ｃｏｎｄｕｃｔｏｒ ／ Ｔｈ
１ｎ Ｉｎｑｕ−１ａｔｏｒ ／ Ｓｅｎ＋１ｃｏｎｄ
ｕｃｔｏｒ ）構成のソース・ドレインを具えるＭＯＳ
電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関
す。
１ｎ Ｉｎｑｕ−１ａｔｏｒ ／ Ｓｅｎ＋１ｃｏｎｄ
ｕｃｔｏｒ ）構成のソース・ドレインを具えるＭＯＳ
電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関
す。
微細化されるＭＯＳＦＥＴでは、ショートチャネル効果
を抑えることが望まれ、その方策としてソース・ドレイ
ンの接合深さを小さくすることが有効である。
を抑えることが望まれ、その方策としてソース・ドレイ
ンの接合深さを小さくすることが有効である。
上記のＭＯＳＦＥＴは、ＣＩＳ構成によりソース・ドレ
インの接合深さが略Ｏになるものとして提案されたもの
である。
インの接合深さが略Ｏになるものとして提案されたもの
である。
０参考文献：“Ｎｏｖｅｌ ＮＭＯＳ Ｔｒａｎｓｉｓ
ｔｏｒｓ ｗｉｔｈＮｅａｒ−Ｚｅｒｏ Ｄｅｐｔｈ
Ｃｏｎｄｕｃｔｏｒ ／ Ｔｈ１ｎ Ｉｎ５ｕｌａｔｏ
ｒ ／Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ （ＣＩＳ ）Ｓ
ｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ Ｊｕｎｃ−ｔｉ
ｏｎｓ （ＣＩ Ｓ構成で略Ｏの深さのソース・ドレイ
ン接合を有する新奇なＮＭＯ５）ランジスタどＭ、に、
ＭＯＲＡＶＶＥＪ−ＰＡＲ３Ｉ（Ｉ ａｎｄ ＭＡＲＴ
ＩＮ Ａ、ＧＲＥＥＮ、 ＩＥＥＥＥＤＬ ７ Ｎｏ、
８ （１９８６） ４７４ 。
ｔｏｒｓ ｗｉｔｈＮｅａｒ−Ｚｅｒｏ Ｄｅｐｔｈ
Ｃｏｎｄｕｃｔｏｒ ／ Ｔｈ１ｎ Ｉｎ５ｕｌａｔｏ
ｒ ／Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ （ＣＩＳ ）Ｓ
ｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ Ｊｕｎｃ−ｔｉ
ｏｎｓ （ＣＩ Ｓ構成で略Ｏの深さのソース・ドレイ
ン接合を有する新奇なＮＭＯ５）ランジスタどＭ、に、
ＭＯＲＡＶＶＥＪ−ＰＡＲ３Ｉ（Ｉ ａｎｄ ＭＡＲＴ
ＩＮ Ａ、ＧＲＥＥＮ、 ＩＥＥＥＥＤＬ ７ Ｎｏ、
８ （１９８６） ４７４ 。
そしてそれは、ゲート電極とソース・ドレイン電極との
間隙が短小になるように製造出来ることが望ましい。
間隙が短小になるように製造出来ることが望ましい。
第２図は、ＣＩＳ構成のソース・ドレインを具えたＭＯ
ＳＦＥＴの従来例を示す側面図である。
ＳＦＥＴの従来例を示す側面図である。
同図において、１はｐ−シリコンの基板、２はゲート電
極、３は基板１とゲート電極の間に介在するゲート絶縁
膜、４はｎ＋−ポリシリコンのソース・ドレイン電極、
５は基板ｌとソース・ドレイン電極４の間に介在しトン
ネル電流が流れ得る二酸化シリコンの絶縁薄膜、６はカ
バー絶縁膜、７はソース・ドレイン電極４からの引出し
電極、である。
極、３は基板１とゲート電極の間に介在するゲート絶縁
膜、４はｎ＋−ポリシリコンのソース・ドレイン電極、
５は基板ｌとソース・ドレイン電極４の間に介在しトン
ネル電流が流れ得る二酸化シリコンの絶縁薄膜、６はカ
バー絶縁膜、７はソース・ドレイン電極４からの引出し
電極、である。
このＭＯＳＦＥＴは、基板１にソース・ドレイン領域を
有しないが、ソース・ドレイン電極４／絶縁薄Ｉ５！！
５ ／基板１の積層でなり絶縁薄膜５がトンネル電流を
流し得るＣＩＳ構成がソース・ドレインを形成して、ソ
ース・ドレインの接合深さが略０となりショートチャネ
ル効果を抑えている。
有しないが、ソース・ドレイン電極４／絶縁薄Ｉ５！！
５ ／基板１の積層でなり絶縁薄膜５がトンネル電流を
流し得るＣＩＳ構成がソース・ドレインを形成して、ソ
ース・ドレインの接合深さが略０となりショートチャネ
ル効果を抑えている。
一方、このＭＯＳ Ｆ ＥＴの製造は、図から判るよう
に、基板ｌ上に、絶縁薄膜５、ソース・ドレイン電極４
、ゲート絶縁膜３、およびカバー絶縁膜６を形成した後
、ソース・ドレイン電極４に位置合わせしてカバー絶縁
膜６を選択的にエツチングし、そこを充填してゲート電
極２を形成する手順で行う。
に、基板ｌ上に、絶縁薄膜５、ソース・ドレイン電極４
、ゲート絶縁膜３、およびカバー絶縁膜６を形成した後
、ソース・ドレイン電極４に位置合わせしてカバー絶縁
膜６を選択的にエツチングし、そこを充填してゲート電
極２を形成する手順で行う。
このため、ゲート電極２とソース・ドレイン電極４との
間隙は、両電極相互間の位置合わせ誤差を勘案する必要
性から短小にすることが妨げられて、ゲート電極２直下
のチャネルとソース・ドレインとの間の通電に隘路を形
成し、ＭＯＳＦＥＴの特性を低下させる問題がある。
間隙は、両電極相互間の位置合わせ誤差を勘案する必要
性から短小にすることが妨げられて、ゲート電極２直下
のチャネルとソース・ドレインとの間の通電に隘路を形
成し、ＭＯＳＦＥＴの特性を低下させる問題がある。
上記問題点は、−導電型シリコン基板上にゲート絶縁膜
を介したシリコンまたはシリコン化合物のゲート電極を
形成する工程、該基板の上面に耐酸化性を有しトンネル
電流が流れ得る絶縁薄膜を形成した後、酸化により該ゲ
ート電極の側面に酸化膜を形成する工程、該絶縁薄膜、
ヒに該酸化膜に接する逆導電型シリコンのソース・ドレ
イン電極を形成する工程、を含んで、ＣＩＳ構成のソー
ス・ドレインを具えるＭＯＳＦＥＴを製造する製造方法
によって解決される。
を介したシリコンまたはシリコン化合物のゲート電極を
形成する工程、該基板の上面に耐酸化性を有しトンネル
電流が流れ得る絶縁薄膜を形成した後、酸化により該ゲ
ート電極の側面に酸化膜を形成する工程、該絶縁薄膜、
ヒに該酸化膜に接する逆導電型シリコンのソース・ドレ
イン電極を形成する工程、を含んで、ＣＩＳ構成のソー
ス・ドレインを具えるＭＯＳＦＥＴを製造する製造方法
によって解決される。
本製造方法によれば、ソース・ドレイン電極の形成がゲ
ート電極に対して自己竪合的（セルファライン）に行う
ことが出来て、従来例の如き相互間の位置合わせを必要
としない。そして、ゲート電極側面に形成した酸化膜の
厚さがゲート電極とソース・ドレイン電極との間隙とな
る。然も、その酸化膜は、上記耐酸化性の絶縁薄膜を形
成した後の酸化により形成するので、ゲート電極の側面
に選択的に適宜の厚さで形成することが出来る。
ート電極に対して自己竪合的（セルファライン）に行う
ことが出来て、従来例の如き相互間の位置合わせを必要
としない。そして、ゲート電極側面に形成した酸化膜の
厚さがゲート電極とソース・ドレイン電極との間隙とな
る。然も、その酸化膜は、上記耐酸化性の絶縁薄膜を形
成した後の酸化により形成するので、ゲート電極の側面
に選択的に適宜の厚さで形成することが出来る。
このことから、ゲート電極とソース・ドレイン電極との
間隙を短小にすることが可能になり、先に述べたチャネ
ルとソース・ドレインとの間の通電隘路によるＭＯＳ
Ｆ ＥＴの特性低下を減少させることが可能になる。
間隙を短小にすることが可能になり、先に述べたチャネ
ルとソース・ドレインとの間の通電隘路によるＭＯＳ
Ｆ ＥＴの特性低下を減少させることが可能になる。
（実施例）
以下本発明製造方法の実施例についで第１図の工程順側
面図を用いて説明する。
面図を用いて説明する。
同図において、先ず〔図（ａ）参照〕、酸化によりｐ−
シリコン基板１１の表面に所定の厚さ例えば１００〜２
００人の酸化膜を形成し、その上に導電性ポリシリコン
を厚さ０．５μｍに堆積し、再度酸化して表面に厚さ１
００〜２００人の酸化膜を形成し、基板１１が表出する
ようにこれらをパターン化して、基板１１との間にゲー
ト絶縁Ｂ＊１３が介在し上面に絶縁１９１８を有するゲ
ート電極１２を形成する。
シリコン基板１１の表面に所定の厚さ例えば１００〜２
００人の酸化膜を形成し、その上に導電性ポリシリコン
を厚さ０．５μｍに堆積し、再度酸化して表面に厚さ１
００〜２００人の酸化膜を形成し、基板１１が表出する
ようにこれらをパターン化して、基板１１との間にゲー
ト絶縁Ｂ＊１３が介在し上面に絶縁１９１８を有するゲ
ート電極１２を形成する。
次いで〔図（ｂ）参照〕、エレクトロン・サイクロトロ
ン・レゾナンス・化学気相成長（ＥＣＲ−ＣＶＤ）によ
り窒化シリコンを厚さ１０〜２０人に堆積して、基板１
１の上面に耐酸化性を有しトンネル電流が流れ得る絶縁
薄膜１５を形成する。このＣＶＤは強い異方性を有する
ので、ゲート電極１２の側面はポリシリコンが表出した
ままとなる。
ン・レゾナンス・化学気相成長（ＥＣＲ−ＣＶＤ）によ
り窒化シリコンを厚さ１０〜２０人に堆積して、基板１
１の上面に耐酸化性を有しトンネル電流が流れ得る絶縁
薄膜１５を形成する。このＣＶＤは強い異方性を有する
ので、ゲート電極１２の側面はポリシリコンが表出した
ままとなる。
次いで〔図（Ｃ１参照〕、酸化によりゲート電極１２の
側面に厚さ１００人の酸化膜１９を形成した後、ポリシ
リコンを厚さ０．５μｍに堆積してソース・ドレイン電
極１４（図（ｆ）に図示）にするためのポリシリコン膜
１４ａを形成する。酸化膜１９の形成では基板１１の表
面が絶縁薄膜１５のままとなるので、ポリシリコン膜１
４ａ Ｓ絶縁薄１１％１５、および基板１１は、先に述
べたＣｔＳ構成を形成する。
側面に厚さ１００人の酸化膜１９を形成した後、ポリシ
リコンを厚さ０．５μｍに堆積してソース・ドレイン電
極１４（図（ｆ）に図示）にするためのポリシリコン膜
１４ａを形成する。酸化膜１９の形成では基板１１の表
面が絶縁薄膜１５のままとなるので、ポリシリコン膜１
４ａ Ｓ絶縁薄１１％１５、および基板１１は、先に述
べたＣｔＳ構成を形成する。
次いで（図（ｄ）、（ｅ）、（ｆ）、＜ｇ＞参照〕、二
酸化シリコンを主成分にし塗布可能な絶縁材料（例えば
、東京応化工業のＯＣＤなど）からなる厚さ０．２μｍ
程度の補助膜２０をポリシリコン膜１４ａ上に塗布形成
し、更にその上に塗布形成したレジスト膜２１をボリシ
ングして補助膜２０の表出をゲート電極１２の上部のみ
にする。続いて、レジスト膜２１をマスクにしたウェッ
トエツチングにより補助膜２０を部分除去し、更に異方
性ドライエツチングによりゲート電極１２の上のポリシ
リコンｌｌ！ｊ’１４ａを除去して、ポリシリコンＨ１
１４ａを平坦化する。その後、レジスト膜２１および補
助膜２０を除去してから燐をイオン注入してポリシリコ
ン膜１４ａをｎ＋−ポリシリコンとなし、更にこれをパ
ターン化してソース・ドレイン電極１４を形成する。こ
のパターン化は、ソース・ドレイン電極１４の酸化膜１
９と接しない縁を形成するものであり、ソース・ドレイ
ン電極１４は、ゲート電極１２に対して自己整合的（セ
ルファライン）に形成されたものとなる。
酸化シリコンを主成分にし塗布可能な絶縁材料（例えば
、東京応化工業のＯＣＤなど）からなる厚さ０．２μｍ
程度の補助膜２０をポリシリコン膜１４ａ上に塗布形成
し、更にその上に塗布形成したレジスト膜２１をボリシ
ングして補助膜２０の表出をゲート電極１２の上部のみ
にする。続いて、レジスト膜２１をマスクにしたウェッ
トエツチングにより補助膜２０を部分除去し、更に異方
性ドライエツチングによりゲート電極１２の上のポリシ
リコンｌｌ！ｊ’１４ａを除去して、ポリシリコンＨ１
１４ａを平坦化する。その後、レジスト膜２１および補
助膜２０を除去してから燐をイオン注入してポリシリコ
ン膜１４ａをｎ＋−ポリシリコンとなし、更にこれをパ
ターン化してソース・ドレイン電極１４を形成する。こ
のパターン化は、ソース・ドレイン電極１４の酸化膜１
９と接しない縁を形成するものであり、ソース・ドレイ
ン電極１４は、ゲート電極１２に対して自己整合的（セ
ルファライン）に形成されたものとなる。
なお、補助膜２０を省略してポリシリコン模１４ａ上に
直接レジスト膜２１を塗布形成し、露光、現像によりゲ
ート電極１２の上部に開孔を設け、これをマスクにして
ポリシリコンＩＩＩＨ４ａを異方性ドライエツチングし
ても良い。但しその場合は、ポリシリコン膜１４ａの平
坦化が達成されるように、露光の際の位置合わせ精度を
十分に高めておく必要がある。
直接レジスト膜２１を塗布形成し、露光、現像によりゲ
ート電極１２の上部に開孔を設け、これをマスクにして
ポリシリコンＩＩＩＨ４ａを異方性ドライエツチングし
ても良い。但しその場合は、ポリシリコン膜１４ａの平
坦化が達成されるように、露光の際の位置合わせ精度を
十分に高めておく必要がある。
次いで〔図（ｈｌ参照〕、燐ガラス（ＰＳＧ）を厚さ１
μｍに堆積してカバー絶縁膜１６を形成し、通常の方法
で引出し電極１７を形成して、ＣＩＳ構成のソース・ド
レインを具えるＭＯＳ Ｆ ＥＴを完成する。
μｍに堆積してカバー絶縁膜１６を形成し、通常の方法
で引出し電極１７を形成して、ＣＩＳ構成のソース・ド
レインを具えるＭＯＳ Ｆ ＥＴを完成する。
従ってこのＭＯＳＦＥＴの製造では、ソース・ドレイン
電極１４の形成がゲート電極１２に対して自己整合的に
行うことが出来て、従来例の如き相圧間の位置合わせを
必要としない。そして、ゲート電極１２の側面に形成し
た酸化ＩＪ１９の厚さがゲート電極１２とソース・ドレ
イン電極１４との間隙となる。
電極１４の形成がゲート電極１２に対して自己整合的に
行うことが出来て、従来例の如き相圧間の位置合わせを
必要としない。そして、ゲート電極１２の側面に形成し
た酸化ＩＪ１９の厚さがゲート電極１２とソース・ドレ
イン電極１４との間隙となる。
然も、酸化膜１９は、絶縁薄膜１５を形成した後の酸化
により形成するので、ゲート電極１２の側面に選択的に
適宜の厚さで形成することが出来る。
により形成するので、ゲート電極１２の側面に選択的に
適宜の厚さで形成することが出来る。
このことから、ゲート電極１２とソース・ドレイン電極
１４との間隙を短小にすることが可能になり、先に述べ
たチャネルとソース・ドレインとの間の通電隘路による
ＭＯＳＦＥＴの特性低下を減少させることが可能になる
。
１４との間隙を短小にすることが可能になり、先に述べ
たチャネルとソース・ドレインとの間の通電隘路による
ＭＯＳＦＥＴの特性低下を減少させることが可能になる
。
なお、上記実施例では、ゲート電極１２の材料をポリシ
リコンにしたが、その材料は、−ヒ述の如くにして酸化
膜１９が形成出来るシリコン化合物例えば金属シリサイ
ドなどであっても良い。
リコンにしたが、その材料は、−ヒ述の如くにして酸化
膜１９が形成出来るシリコン化合物例えば金属シリサイ
ドなどであっても良い。
以上説明したように本発明の構成によれば、ＣＩｓ構成
のソース・ドレインを具えたＭＯＳＦＥＴの製造におい
て、ゲート電極とソース・ドレイン電極の相互間を自己
整合的に形成することが出来て、ゲート電極とソース・
ドレイン電極との間隙を短小にすることが可能になり、
チャネルとソース・ドレインどの間の通電隘路によるＭ
ＯＳＦＥＴの特性低下を減少させることを可能にさせる
効果がある。
のソース・ドレインを具えたＭＯＳＦＥＴの製造におい
て、ゲート電極とソース・ドレイン電極の相互間を自己
整合的に形成することが出来て、ゲート電極とソース・
ドレイン電極との間隙を短小にすることが可能になり、
チャネルとソース・ドレインどの間の通電隘路によるＭ
ＯＳＦＥＴの特性低下を減少させることを可能にさせる
効果がある。
第１図は本発明製造方法の実施例の工程順倒而図・
第２図はＣＩＳ構成のソース・ドレインを具えるＭＯＳ
ＦＥＴの従来例を示す側面図、である。 図におい°ζ、 １．１１は基板、 ２．１２はゲート電極、 ３．１３はゲート絶縁膜、 ４．１４はソース・ドレイン電極、 ５．１５は絶縁薄膜、 ６．１６はカバー絶縁膜、 １９は１２側面の酸化膜、 である。
ＦＥＴの従来例を示す側面図、である。 図におい°ζ、 １．１１は基板、 ２．１２はゲート電極、 ３．１３はゲート絶縁膜、 ４．１４はソース・ドレイン電極、 ５．１５は絶縁薄膜、 ６．１６はカバー絶縁膜、 １９は１２側面の酸化膜、 である。
Claims (1)
- 一導電型シリコン基板上にゲート絶縁膜を介したシリコ
ンまたはシリコン化合物のゲート電極を形成する工程、
該基板の上面に耐酸化性を有しトンネル電流が流れ得る
絶縁薄膜を形成した後、酸化により該ゲート電極の側面
に酸化膜を形成する工程、該絶縁薄膜上に該酸化膜と接
する逆導電型シリコンのソース・ドレイン電極を形成す
る工程、を含むことを特徴とするＭＯＳ電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11175387A JPS63276271A (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11175387A JPS63276271A (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276271A true JPS63276271A (ja) | 1988-11-14 |
Family
ID=14569313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11175387A Pending JPS63276271A (ja) | 1987-05-08 | 1987-05-08 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544852B1 (en) * | 1990-12-04 | 2003-04-08 | Seiko Instruments Inc. | Method of fabricating semiconductor device |
-
1987
- 1987-05-08 JP JP11175387A patent/JPS63276271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544852B1 (en) * | 1990-12-04 | 2003-04-08 | Seiko Instruments Inc. | Method of fabricating semiconductor device |
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