JPS6269663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6269663A JPS6269663A JP60208907A JP20890785A JPS6269663A JP S6269663 A JPS6269663 A JP S6269663A JP 60208907 A JP60208907 A JP 60208907A JP 20890785 A JP20890785 A JP 20890785A JP S6269663 A JPS6269663 A JP S6269663A
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- JP
- Japan
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- gate electrode
- forming
- channel
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装い、特に積層型ＣＭＯ８半導体装置
の製造方法に関するものである。
の製造方法に関するものである。
（従来の技術）
近年、３次元的に集積化された積層型ＣＭＯ８半導体装
置が注目を集めるようになった。
置が注目を集めるようになった。
以下、図面を参照しながら、従来のこの種の半導体装置
について説明する。第３図において、１１は、形シリコ
ン基板、１２は層形シリコン層でソースおよびドレイン
を形成している。１３はポリシリコン膜からなるゲート
電極である。１４はゲート酸化膜、１５はｐ 形シリコ
ン膜からなるソースおよびドレインである。さらに１６
はｎ型シリコン膜である。第３図かられかるように、こ
れは、ケ°−ト電極１３′ｆ：共通ゲートとし、上側に
Ｐチャネル、下側にＮチャネルのＭＯＳＦＥＴ−ｉ有す
る積層ＣＭＯ８である。
について説明する。第３図において、１１は、形シリコ
ン基板、１２は層形シリコン層でソースおよびドレイン
を形成している。１３はポリシリコン膜からなるゲート
電極である。１４はゲート酸化膜、１５はｐ 形シリコ
ン膜からなるソースおよびドレインである。さらに１６
はｎ型シリコン膜である。第３図かられかるように、こ
れは、ケ°−ト電極１３′ｆ：共通ゲートとし、上側に
Ｐチャネル、下側にＮチャネルのＭＯＳＦＥＴ−ｉ有す
る積層ＣＭＯ８である。
（発明が解決しようとする問題点〕
しかしながら、上記のような構成では、上側のＰチャネ
ルのソース、ドレイン１５は、自己整合的に形成するこ
とはできない。そのため、微細加工が困難であり、集積
化を妨げるという欠点を有していた。
ルのソース、ドレイン１５は、自己整合的に形成するこ
とはできない。そのため、微細加工が困難であり、集積
化を妨げるという欠点を有していた。
本発明は、上記欠点に鑑み、ＰチャネルとＮチャネルの
両方のＭＯＳ ＦＥＴを自己整合的に形成するようにし
た半導体装置の製造方法を提供するものである。
両方のＭＯＳ ＦＥＴを自己整合的に形成するようにし
た半導体装置の製造方法を提供するものである。
（問題を解決するための手段）
上記問題点を解決するために、本発明の半導体装置の製
造方法は、下部ＮチャンネルＭＯ８ＦｇＴ’ｉ作る工程
と、ゲート電極の表面を絶縁膜で覆う工程と、不純物を
ドーピングした第１の半導体層を被着形成する工程と、
表面が平坦になるように、第１の半導体層とエツチング
速度が略等しい膜を被着、形成する工程と、エッチパッ
クによりエツチング速度が等しい膜の全部とゲート電極
上の第１の半導体層を除去する工程と、第２の半導体層
を形成する工程とから構成されている。
造方法は、下部ＮチャンネルＭＯ８ＦｇＴ’ｉ作る工程
と、ゲート電極の表面を絶縁膜で覆う工程と、不純物を
ドーピングした第１の半導体層を被着形成する工程と、
表面が平坦になるように、第１の半導体層とエツチング
速度が略等しい膜を被着、形成する工程と、エッチパッ
クによりエツチング速度が等しい膜の全部とゲート電極
上の第１の半導体層を除去する工程と、第２の半導体層
を形成する工程とから構成されている。
（作用）
この構成によれば、ＰチャンネルおよびＮチャンネルの
両方のＭＯＳ ＦＥＴ ｆｆｉ共通ゲート電極で自己整
合的に形成することができる。そめため、非常に短いチ
ャネルのＭＯＳ ＦＥＴ ｆｆｉ構成することが可能と
なシ、集積度の向上、トランスコンダクタンス（ｒｔｍ
）の増大を達成し、スイッチング速度も向上すること
となる。
両方のＭＯＳ ＦＥＴ ｆｆｉ共通ゲート電極で自己整
合的に形成することができる。そめため、非常に短いチ
ャネルのＭＯＳ ＦＥＴ ｆｆｉ構成することが可能と
なシ、集積度の向上、トランスコンダクタンス（ｒｔｍ
）の増大を達成し、スイッチング速度も向上すること
となる。
（実施例）
以下、実施例について、図面を参照しながら説明する。
第１図は、本発明の一実施例の半導体装置の断面を示し
たものである。第１図において、１はシリコン基板、２
はソース、ドレイン、３はゲート電極、４はゲート酸化
膜、５はソース、ドレイン、６はゲート酸化膜、７はチ
ャネル層である。以上のように構成された半導体装置の
上下のＭＯＳ ＦＥＴは、ソース、ドレインがゲート電
極３により自己整合的に形成される。
たものである。第１図において、１はシリコン基板、２
はソース、ドレイン、３はゲート電極、４はゲート酸化
膜、５はソース、ドレイン、６はゲート酸化膜、７はチ
ャネル層である。以上のように構成された半導体装置の
上下のＭＯＳ ＦＥＴは、ソース、ドレインがゲート電
極３により自己整合的に形成される。
第２図は、本実施例の製造工程を示したものである。ま
ず、第２図（ａ）のように、ｐ形シリコン基板１の上に
、従来のＮチャネルＭＯＳゾロ七スで、ＳｉＯ２からな
るゲート酸化膜４、ポリシリコンからなるゲート電極３
をそれぞれ形成し、さらにＡＳ＋やＰ＋ Ｔ、イオン注
入して、自己整合的にソース、ドレイン２を形成し、Ｎ
チャンネルＭＯＳ ＦＥＴ ’ｉ作る。
ず、第２図（ａ）のように、ｐ形シリコン基板１の上に
、従来のＮチャネルＭＯＳゾロ七スで、ＳｉＯ２からな
るゲート酸化膜４、ポリシリコンからなるゲート電極３
をそれぞれ形成し、さらにＡＳ＋やＰ＋ Ｔ、イオン注
入して、自己整合的にソース、ドレイン２を形成し、Ｎ
チャンネルＭＯＳ ＦＥＴ ’ｉ作る。
次に第２図（ｂ）のように、ゲート電極３の表面を熱酸
化してゲート酸化膜６′ｆ；Ｉ：形成し、その上に、？
ロンをドープしたポリシリコン８を減圧ＣＶＤ法で成長
させ、さらにその上に、例えば高分子化合物からなるレ
ジスト９を塗布して表面を平坦化する。
化してゲート酸化膜６′ｆ；Ｉ：形成し、その上に、？
ロンをドープしたポリシリコン８を減圧ＣＶＤ法で成長
させ、さらにその上に、例えば高分子化合物からなるレ
ジスト９を塗布して表面を平坦化する。
次に第２図（Ｃ）に示したように、例えば、リアクティ
ブエツチングによるエッチパックでレジスト９とポリシ
リコン８を等速エツチングし、レジスト９の全部とゲー
ト電極３土のポリシリコン８を除去してソース、ドレイ
ン５を形成する。エッチノ９ツクの際にポリシリコン８
とゲート酸化膜６のＳｉＯ２との間に十分なエツチング
の選択性がない場合は、ポリシリコン８を途中までエッ
チパックでエツチングし、あとの残りは、ウェットエッ
チや、等方性ドライエッチにより、エツチングすれば第
２図（ｃ）の構造が得られる。
ブエツチングによるエッチパックでレジスト９とポリシ
リコン８を等速エツチングし、レジスト９の全部とゲー
ト電極３土のポリシリコン８を除去してソース、ドレイ
ン５を形成する。エッチノ９ツクの際にポリシリコン８
とゲート酸化膜６のＳｉＯ２との間に十分なエツチング
の選択性がない場合は、ポリシリコン８を途中までエッ
チパックでエツチングし、あとの残りは、ウェットエッ
チや、等方性ドライエッチにより、エツチングすれば第
２図（ｃ）の構造が得られる。
次に、第２図（ｄ）に示したように、上部のＰチャネル
ＭＯＳ ＦＥＴのチャネル層７として、ポリシリコン膜
を例えば減圧ＣＶＤ法により成長させる。チャネル層７
には、ＰチャネルＭＯＳ ＦＥＴのｖＴ制御のために、
Ｂ＋やＰ＋の注入を行なう。さらに、適当なアニーリン
グ処理を施し、チャネル層７とｔノース、ドレイン５と
の界面状態を回復させる。
ＭＯＳ ＦＥＴのチャネル層７として、ポリシリコン膜
を例えば減圧ＣＶＤ法により成長させる。チャネル層７
には、ＰチャネルＭＯＳ ＦＥＴのｖＴ制御のために、
Ｂ＋やＰ＋の注入を行なう。さらに、適当なアニーリン
グ処理を施し、チャネル層７とｔノース、ドレイン５と
の界面状態を回復させる。
以上のように、本実施例によれば、上下のＭＯＳＦＥＴ
のソース、ドレイン２及び５を自己整合的に形成するこ
とができる。
のソース、ドレイン２及び５を自己整合的に形成するこ
とができる。
なお本実施例では、上部ＭＯ８ＦＥＴのソース、ドレイ
ン５やチャネル層７をポリシリコンで形成した（Ｇ
） が、再結晶シリコンを利用して形成してもよい。
ン５やチャネル層７をポリシリコンで形成した（Ｇ
） が、再結晶シリコンを利用して形成してもよい。
また、本実施例では、下部をＮチャンネルＭＯ８ＦＥＴ
、上部をＰチャネルＭＯ８ＦＦＥＴとしたが、その逆
で下部ｉＰチャネルＭＯ８Ｆ’ＥＴ 、 を二部をＮ
チャネルＭＯ８ＦＥＴとして構成してもよい。
、上部をＰチャネルＭＯ８ＦＦＥＴとしたが、その逆
で下部ｉＰチャネルＭＯ８Ｆ’ＥＴ 、 を二部をＮ
チャネルＭＯ８ＦＥＴとして構成してもよい。
（発明の効果）
以上のように、本発明によれば、共通ゲート電極により
、上下２つのＭＯＳ ＦＥＴのソース、ドレインを自己
整合的に形成することができるため、非常に短いチャネ
ルのＭＯＳ ＦＥＴが実現可能となり、集積度の向上、
鰯の増大、さらにはスイッチング速度の向上を図ること
ができ、その実用的効果は大々るものがある。
、上下２つのＭＯＳ ＦＥＴのソース、ドレインを自己
整合的に形成することができるため、非常に短いチャネ
ルのＭＯＳ ＦＥＴが実現可能となり、集積度の向上、
鰯の増大、さらにはスイッチング速度の向上を図ること
ができ、その実用的効果は大々るものがある。
第１図は、本発明の一実施例における半導体装置の断面
図、第２図（ａ）〜（ｄ）は、同実施例の半導体装置の
製造工程を示す図、第３図は、従来例の断面図である。 １・・・シリコン基板、２・・・ソース、ドレイン、３
・・・ゲート電極、４・・・ゲート酸化膜、５・・ソー
ス、ドレイン、６・・・ゲート酸化膜、７・・・チャネ
ル層、８・・・ポリシリコン、９・・・レジスト。 第１図 「 １−・ 二／リフン□１外、Ｘ皮 ２ ソース、ドし４ゾ ５〜ソー又、トレ４ゾ ６−ケ′−Ｆ炙化談 ７ ケＮ苓・Ｖ臂 第２図 （ａ） ■ （ｂ） 第２図 （Ｃ） （ｄ） 第３図
図、第２図（ａ）〜（ｄ）は、同実施例の半導体装置の
製造工程を示す図、第３図は、従来例の断面図である。 １・・・シリコン基板、２・・・ソース、ドレイン、３
・・・ゲート電極、４・・・ゲート酸化膜、５・・ソー
ス、ドレイン、６・・・ゲート酸化膜、７・・・チャネ
ル層、８・・・ポリシリコン、９・・・レジスト。 第１図 「 １−・ 二／リフン□１外、Ｘ皮 ２ ソース、ドし４ゾ ５〜ソー又、トレ４ゾ ６−ケ′−Ｆ炙化談 ７ ケＮ苓・Ｖ臂 第２図 （ａ） ■ （ｂ） 第２図 （Ｃ） （ｄ） 第３図
Claims (1)
- 一導電型半導体基板の表面に、第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に選択的にゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して前記一導電型とは反対導電型の不純物を注入して第
１のソース、ドレイン領域を形成する工程と、前記ゲー
ト電極の表面に第２のゲート絶縁膜を形成する工程と、
以上の工程を経た半導体基板上に前記一導電型と同一導
電型の第１の半導体層を形成する工程と、前記第１の半
導体層の上に表面が平坦になるように、前記第１の半導
体とエッチング速度が略等しい膜を被着、形成する工程
と、前記第１の半導体層とその上に被着、形成した膜を
等速でエッチングし、前記エッチング速度の等しい膜の
全部と前記ゲート電極上の第１の半導体層を除去して残
された第１の半導体層に第２のソース、ドレイン領域を
形成する工程と、以上の工程を経た半導体基板上にチャ
ネル層となる第２の半導体層を形成する工程とを有し、
前記ゲート電極を共通ゲートとしてその上下にＭＯＳＦ
ＥＴを構成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208907A JPS6269663A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208907A JPS6269663A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269663A true JPS6269663A (ja) | 1987-03-30 |
Family
ID=16564098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208907A Pending JPS6269663A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269663A (ja) |
-
1985
- 1985-09-24 JP JP60208907A patent/JPS6269663A/ja active Pending
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