JPH06216382A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06216382A JPH06216382A JP393093A JP393093A JPH06216382A JP H06216382 A JPH06216382 A JP H06216382A JP 393093 A JP393093 A JP 393093A JP 393093 A JP393093 A JP 393093A JP H06216382 A JPH06216382 A JP H06216382A
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Abstract
(57)【要約】
【目的】 ソース、ドレイン層とＳｉ基板間の容量を低
減するＭＯＳトランジスタ構造で高集積ＬＳＩを製造し
ても歩留りが低下しない半導体装置およびその製造方法
を提供することを目的とする。 【構成】 半導体基板の素子形成領域の一部に設けられ
た基板と絶縁分離された第１の導電体層と、前記第１の
導電体層の周囲に形成された第２の導電体層と、前記第
２の導電体層から不純物を拡散して形成さたれソース、
ドレイン領域とを備え、前記第２の導電体層の上の一部
にゲート絶縁膜より厚い膜厚をもつ絶縁膜を介してゲー
ト電極の一部が重なり形成されている半導体装置。 【効果】 本発明によれば、従来のＭＯＳトランジスタ
の問題点を改善し、ソース、ドレイン拡散層とＳｉ基板
間の容量を低減でき、微細、高速動作が可能なＭＯＳト
ランジスタやバイポーラ素子を得ることができる。
減するＭＯＳトランジスタ構造で高集積ＬＳＩを製造し
ても歩留りが低下しない半導体装置およびその製造方法
を提供することを目的とする。 【構成】 半導体基板の素子形成領域の一部に設けられ
た基板と絶縁分離された第１の導電体層と、前記第１の
導電体層の周囲に形成された第２の導電体層と、前記第
２の導電体層から不純物を拡散して形成さたれソース、
ドレイン領域とを備え、前記第２の導電体層の上の一部
にゲート絶縁膜より厚い膜厚をもつ絶縁膜を介してゲー
ト電極の一部が重なり形成されている半導体装置。 【効果】 本発明によれば、従来のＭＯＳトランジスタ
の問題点を改善し、ソース、ドレイン拡散層とＳｉ基板
間の容量を低減でき、微細、高速動作が可能なＭＯＳト
ランジスタやバイポーラ素子を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に微細なトランジスタの構造及び製造方法に関する。
に微細なトランジスタの構造及び製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ ＬＳＩの高密度化、高集積化及
び高速動作化への傾向は、個々のＭＯＳトランジスタの
小型化、微細化を指向している。ＭＯＳトランジスタに
おいて、高速動作を達成するには、素子の寄生抵抗及び
寄生容量を減少させることが必要である。特にソース、
ドレイン拡散層と基板の間の容量を減少させることは、
素子の高速動作実現に有効である。ソース、ドレイン拡
散層の寄生抵抗を増加させずにソース、ドレイン拡散層
の寄生容量を減少させる方法として例えば図１３に示す
ようなｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍ
ａｔｅｒｉａｌｓ（１９８７年，ｐｐ．３４３−３４
６）のＭＯＳトランジスタの構造が提案されている。ま
ず図１３を用いて従来例の説明を行なう。Ｓｉ基板１０
１の素子分離絶縁膜１０３から離れた領域にポリＳｉ層
１０９から不純物を拡散して形成したソース、ドレイン
拡散層１１０が間を隔てて形成されている。その間に
は、しきい値電圧を調整するためのチャネル不純物領域
１１１が存在している。また、ＭＯＳトランジスタのＳ
ｉ基板側のソース、ドレイン拡散層１１０とコンタクト
を取るソース、ドレイン層引き出し電極１０６はＳｉ基
板１０１から絶縁膜層１０４，１０５により分離されて
いて、Ｓｉ基板に対するソース、ドレイン拡散層１１０
の容量は従来のＭＯＳトランジスタの構造（図１４）に
くらべて約１／２以下に減少させている。さらにソー
ス、ドレイン層のシート抵抗も低く抑えることができて
いる。
び高速動作化への傾向は、個々のＭＯＳトランジスタの
小型化、微細化を指向している。ＭＯＳトランジスタに
おいて、高速動作を達成するには、素子の寄生抵抗及び
寄生容量を減少させることが必要である。特にソース、
ドレイン拡散層と基板の間の容量を減少させることは、
素子の高速動作実現に有効である。ソース、ドレイン拡
散層の寄生抵抗を増加させずにソース、ドレイン拡散層
の寄生容量を減少させる方法として例えば図１３に示す
ようなｔｈｅ １９ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍ
ａｔｅｒｉａｌｓ（１９８７年，ｐｐ．３４３−３４
６）のＭＯＳトランジスタの構造が提案されている。ま
ず図１３を用いて従来例の説明を行なう。Ｓｉ基板１０
１の素子分離絶縁膜１０３から離れた領域にポリＳｉ層
１０９から不純物を拡散して形成したソース、ドレイン
拡散層１１０が間を隔てて形成されている。その間に
は、しきい値電圧を調整するためのチャネル不純物領域
１１１が存在している。また、ＭＯＳトランジスタのＳ
ｉ基板側のソース、ドレイン拡散層１１０とコンタクト
を取るソース、ドレイン層引き出し電極１０６はＳｉ基
板１０１から絶縁膜層１０４，１０５により分離されて
いて、Ｓｉ基板に対するソース、ドレイン拡散層１１０
の容量は従来のＭＯＳトランジスタの構造（図１４）に
くらべて約１／２以下に減少させている。さらにソー
ス、ドレイン層のシート抵抗も低く抑えることができて
いる。
【０００３】しかし、図１３に示すようなＭＯＳトラン
ジスタ構造は、ポリＳｉ層１０６の下の絶縁膜のエッチ
ング時のアンダーカット部にソース、ドレイン拡散層１
１０を形成するポリＳｉ層１０９を形成するなどの十分
に制御するには困難な製造方法を用いてＭＯＳトランジ
スタを製造するなどの問題があり、高集積化ＬＳＩを製
造する上で大きな障害となっていた。
ジスタ構造は、ポリＳｉ層１０６の下の絶縁膜のエッチ
ング時のアンダーカット部にソース、ドレイン拡散層１
１０を形成するポリＳｉ層１０９を形成するなどの十分
に制御するには困難な製造方法を用いてＭＯＳトランジ
スタを製造するなどの問題があり、高集積化ＬＳＩを製
造する上で大きな障害となっていた。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
ＭＯＳトランジスタのソース、ドレイン層とＳｉ基板間
の容量を低減するＭＯＳトランジスタ構造には、ＭＯＳ
トランジスタを高集積ＬＳＩとして製造する上で製造歩
留りが低下する問題点があった。本発明は、この様な問
題点を解決したＭＯＳトランジスタの構造及びその製造
方法を提供するものである。
ＭＯＳトランジスタのソース、ドレイン層とＳｉ基板間
の容量を低減するＭＯＳトランジスタ構造には、ＭＯＳ
トランジスタを高集積ＬＳＩとして製造する上で製造歩
留りが低下する問題点があった。本発明は、この様な問
題点を解決したＭＯＳトランジスタの構造及びその製造
方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は、半導体基板の
素子形成領域の一部に設けられた基板と、絶縁分離され
た第１の導電体層と、前記第１の導電体層の周囲に形成
された第２の導電体層と、前記第２の導電体層から不純
物を拡散して形成されたソース、ドレイン領域とを備
え、前記第２の導電体層の上の一部にゲート絶縁膜より
厚い膜厚をもつ絶縁膜を介してゲート電極の一部が重な
り形成されている半導体装置を提供する。
素子形成領域の一部に設けられた基板と、絶縁分離され
た第１の導電体層と、前記第１の導電体層の周囲に形成
された第２の導電体層と、前記第２の導電体層から不純
物を拡散して形成されたソース、ドレイン領域とを備
え、前記第２の導電体層の上の一部にゲート絶縁膜より
厚い膜厚をもつ絶縁膜を介してゲート電極の一部が重な
り形成されている半導体装置を提供する。
【０００６】
【作用】本発明のＭＯＳトランジスタ構造を用いると、
チャネル領域の両端部のソース、ドレイン拡散層の幅を
ポリＳｉ層の膜厚により制御できるため、微細な幅のソ
ース、ドレイン拡散層を形成できる。これによりソー
ス、ドレイン拡散層とＳｉ基板間の容量を低減すること
ができ、素子の高速化を達成できる。また、本発明のＭ
ＯＳトランジスタ構造を用いると、浅いソース、ドレイ
ン接合にもかかわらず、ソース、ドレインの引き出し部
はポリＳｉ層で形成されて、金属配線とコンタクトがと
られているため寄生抵抗が小さく形成できる。このため
ショートチャネル効果を抑えながら寄生抵抗を小さくで
き、素子の高速化、微細化を実現できる。また、本発明
のＭＯＳトランジスタ構造を用いると、ソース、ドレイ
ン領域から離してチャネル領域のみに選択的にチャネル
イオン注入層を形成できるため、ソース、ドレイン拡散
層とＳｉ基板間の容量を低減できる。これにより、素子
の高速化を達成できる。
チャネル領域の両端部のソース、ドレイン拡散層の幅を
ポリＳｉ層の膜厚により制御できるため、微細な幅のソ
ース、ドレイン拡散層を形成できる。これによりソー
ス、ドレイン拡散層とＳｉ基板間の容量を低減すること
ができ、素子の高速化を達成できる。また、本発明のＭ
ＯＳトランジスタ構造を用いると、浅いソース、ドレイ
ン接合にもかかわらず、ソース、ドレインの引き出し部
はポリＳｉ層で形成されて、金属配線とコンタクトがと
られているため寄生抵抗が小さく形成できる。このため
ショートチャネル効果を抑えながら寄生抵抗を小さくで
き、素子の高速化、微細化を実現できる。また、本発明
のＭＯＳトランジスタ構造を用いると、ソース、ドレイ
ン領域から離してチャネル領域のみに選択的にチャネル
イオン注入層を形成できるため、ソース、ドレイン拡散
層とＳｉ基板間の容量を低減できる。これにより、素子
の高速化を達成できる。
【０００７】また、本発明によれば、ゲート電極の一部
をＳｉ基板中に埋込み、形成することも可能なので、ソ
ース、ドレイン拡散層から伸びる空乏層の拡がりにとも
なう短チャネル効果の影響を抑制することができ、素子
の微細化を実現できる。
をＳｉ基板中に埋込み、形成することも可能なので、ソ
ース、ドレイン拡散層から伸びる空乏層の拡がりにとも
なう短チャネル効果の影響を抑制することができ、素子
の微細化を実現できる。
【０００８】
【実施例】以下、本発明の実施例を説明する。図１
（ａ），（ｂ），（ｃ）は一実施例のＭＯＳトランジス
タの平面図とそのＡ−Ａ′断面図、Ｂ−Ｂ′断面図であ
る。不純物濃度１×１０16cm-3程度のＰ型（１００）Ｓ
ｉ基板１の素子分離用絶縁膜３で分離された素子領域内
に一部が入り込んだソース、ドレイン引き出し電極５と
その周辺部にポリＳｉ層７が形成されていて、このポリ
Ｓｉ層７から不純物が、Ｓｉ基板１中に拡散されて浅い
接合のソース、ドレイン拡散層１１が形成されている。
これによりソース、ドレイン層の抵抗を下げている。ま
た、ポリＳｉ層７の表面には厚い絶縁膜１０が形成され
ていてゲート電極とソース、ドレイン層との寄生容量が
少なくなる様に形成されている。また、チャネル領域に
は、しきい値電圧Ｖthをコントロールするためのチャネ
ルイオン注入層８が選択的に形成されていて、ソース、
ドレイン拡散層とＳｉ基板間の容量を低減するように形
成されている。
（ａ），（ｂ），（ｃ）は一実施例のＭＯＳトランジス
タの平面図とそのＡ−Ａ′断面図、Ｂ−Ｂ′断面図であ
る。不純物濃度１×１０16cm-3程度のＰ型（１００）Ｓ
ｉ基板１の素子分離用絶縁膜３で分離された素子領域内
に一部が入り込んだソース、ドレイン引き出し電極５と
その周辺部にポリＳｉ層７が形成されていて、このポリ
Ｓｉ層７から不純物が、Ｓｉ基板１中に拡散されて浅い
接合のソース、ドレイン拡散層１１が形成されている。
これによりソース、ドレイン層の抵抗を下げている。ま
た、ポリＳｉ層７の表面には厚い絶縁膜１０が形成され
ていてゲート電極とソース、ドレイン層との寄生容量が
少なくなる様に形成されている。また、チャネル領域に
は、しきい値電圧Ｖthをコントロールするためのチャネ
ルイオン注入層８が選択的に形成されていて、ソース、
ドレイン拡散層とＳｉ基板間の容量を低減するように形
成されている。
【０００９】次に図２（ａ），（ｂ），（ｃ）〜図５
（ａ），（ｂ），（ｃ）を用いて、このようなＭＯＳト
ランジスタの製造工程の一実施例を説明する。まず、図
２（ａ）（ｂ），（ｃ）に示すように、不純物濃度１×
１０16cm-3程度のＰ型（１００）Ｓｉ基板１に素子分離
用の絶縁膜（ここではＳｉＯ2 膜）をＳｉ基板１に約
０．４μｍ程度の溝を堀り、埋込み形成し、素子分離膜
３を形成する。この溝の底面には、チャネル・ストッパ
不純物層２が形成されている。この素子分離はいわゆる
トレンチ素子分離法の例であるが、他の素子分離法、例
えばＬＯＣＯＳ法などを用いても良い。但し、なるべく
平坦性の良い素子分離法を用いた方が後のポリＳｉ層の
加工が容易になるので望ましい。この後、Ｓｉ表面を露
出させ、新たに４０ｎｍ程度のＳｉＯ2 膜４を形成す
る。このＳｉＯ2 膜４は後のソース、ドレイン引き出し
電極層とＳｉ基板との容量を低減するためのものであ
る。
（ａ），（ｂ），（ｃ）を用いて、このようなＭＯＳト
ランジスタの製造工程の一実施例を説明する。まず、図
２（ａ）（ｂ），（ｃ）に示すように、不純物濃度１×
１０16cm-3程度のＰ型（１００）Ｓｉ基板１に素子分離
用の絶縁膜（ここではＳｉＯ2 膜）をＳｉ基板１に約
０．４μｍ程度の溝を堀り、埋込み形成し、素子分離膜
３を形成する。この溝の底面には、チャネル・ストッパ
不純物層２が形成されている。この素子分離はいわゆる
トレンチ素子分離法の例であるが、他の素子分離法、例
えばＬＯＣＯＳ法などを用いても良い。但し、なるべく
平坦性の良い素子分離法を用いた方が後のポリＳｉ層の
加工が容易になるので望ましい。この後、Ｓｉ表面を露
出させ、新たに４０ｎｍ程度のＳｉＯ2 膜４を形成す
る。このＳｉＯ2 膜４は後のソース、ドレイン引き出し
電極層とＳｉ基板との容量を低減するためのものであ
る。
【００１０】次に図３（ａ），（ｂ），（ｃ）に示すよ
うに、全面にポリＳｉ層５を１５０ｎｍ程度堆積し、さ
らにその上に絶縁膜としてＳｉ3 Ｎ4 膜６をＣＶＤ法で
６０ｎｍ程度堆積し、ホトリソグラフィー法により、レ
ジスト（図示せず）を所望の形状にパターニングし、こ
れをマスクにして反応性イオンエッチング（ＲＩＥ）法
によりまずＣＶＤ−Ｓｉ3 Ｎ4 膜６をエッチングし、次
いで、ポリＳｉ膜５をエッチングし、ＳｉＯ2 膜４でエ
ッチングをストップさせる。これにより引き出し電極と
なるポリＳｉ層５は、ＲＩＥ時にＳｉ基板１へエッチン
グダメージを与えることなく加工できる。エッチング終
了後レジストを除去する。
うに、全面にポリＳｉ層５を１５０ｎｍ程度堆積し、さ
らにその上に絶縁膜としてＳｉ3 Ｎ4 膜６をＣＶＤ法で
６０ｎｍ程度堆積し、ホトリソグラフィー法により、レ
ジスト（図示せず）を所望の形状にパターニングし、こ
れをマスクにして反応性イオンエッチング（ＲＩＥ）法
によりまずＣＶＤ−Ｓｉ3 Ｎ4 膜６をエッチングし、次
いで、ポリＳｉ膜５をエッチングし、ＳｉＯ2 膜４でエ
ッチングをストップさせる。これにより引き出し電極と
なるポリＳｉ層５は、ＲＩＥ時にＳｉ基板１へエッチン
グダメージを与えることなく加工できる。エッチング終
了後レジストを除去する。
【００１１】次に図４（ａ），（ｂ），（ｃ）に示すよ
うに、ポリＳｉ層５をマスクとしてＳｉ基板１表面の露
出したＳｉＯ2 膜４を選択除去する。このエッチングに
は、ＮＨ4 Ｆ液を用いたウェットエッチングを用いても
良いし、又はＲＩＥ法で基板１の表面にダメージが入ら
ない様な条件でエッチングしても良い。露出したＳｉ基
板１の表面の自然酸化膜（図示せず）を除去した後、全
面にポリＳｉ層７を例えば１００ｎｍ程度堆積し、全面
をポリＳｉのＲＩＥ条件でエッチングすることにより、
引き出し電極（ポリＳｉ層）５及びＳｉ3 Ｎ4 膜６の周
辺部にポリＳｉ層７を残置する。このとき、ポリＳｉ７
のエッチングは過度にオーバーエッチングしてＳｉ基板
１がエッチングされたり、エッチングダメージが入った
りしない様に条件を選ぶ。このＳｉ基板表面はチャネル
領域となるので、ＲＩＥダメージ層が残らないように例
えばアルカリ液を含むウェット液でＳｉ基板表面をわず
かにエッチングしたり、又、ドライＯ2 雰囲気で酸化し
てその膜を除去するなどの通常のダメージ除去処理を行
なう方が望ましい。
うに、ポリＳｉ層５をマスクとしてＳｉ基板１表面の露
出したＳｉＯ2 膜４を選択除去する。このエッチングに
は、ＮＨ4 Ｆ液を用いたウェットエッチングを用いても
良いし、又はＲＩＥ法で基板１の表面にダメージが入ら
ない様な条件でエッチングしても良い。露出したＳｉ基
板１の表面の自然酸化膜（図示せず）を除去した後、全
面にポリＳｉ層７を例えば１００ｎｍ程度堆積し、全面
をポリＳｉのＲＩＥ条件でエッチングすることにより、
引き出し電極（ポリＳｉ層）５及びＳｉ3 Ｎ4 膜６の周
辺部にポリＳｉ層７を残置する。このとき、ポリＳｉ７
のエッチングは過度にオーバーエッチングしてＳｉ基板
１がエッチングされたり、エッチングダメージが入った
りしない様に条件を選ぶ。このＳｉ基板表面はチャネル
領域となるので、ＲＩＥダメージ層が残らないように例
えばアルカリ液を含むウェット液でＳｉ基板表面をわず
かにエッチングしたり、又、ドライＯ2 雰囲気で酸化し
てその膜を除去するなどの通常のダメージ除去処理を行
なう方が望ましい。
【００１２】次に図５（ａ），（ｂ），（ｃ）に示すよ
うに、その後、熱酸化膜１０を形成しこの熱酸化膜はポ
リＳｉ層７の表面では厚く（例えば５０ｎｍ程度）Ｓｉ
基板表面では薄く（例えば１０ｎｍ程度）形成されるよ
うにウェット雰囲気の酸化条件を選ぶと良い）し、その
後例えばボロン（Ｂ+ ）イオンを加速電圧１０ＫｅＶ、
ドーズ量５×１０11cm-2程度イオン注入し、チャネル領
域のＳｉ基板中にのみ選択的にＰ型チャネル不純物層８
を形成する。さらにＳｉ基板表面部の前記、熱酸化膜１
０を除去し（この時、ポリＳｉ層７の表面にはＳｉＯ2
膜１０が約３５ｎｍ程度残っている）再度Ｓｉ基板表面
に約１０ｎｍ程度のゲートＳｉＯ2 膜９を介して例えば
リン（Ｐ）をドープしたポリＳｉ膜を堆積し、パターニ
ングすることによりゲート電極１２を形成する。この時
ゲート電極１２の一部はポリＳｉ層７の上にＳｉＯ2 膜
１０を介して重なるように形成される。このＳｉＯ2 膜
１０はゲート電極１２とソース、ドレイン層の寄生容量
を低減させるために、ゲートＳｉＯ2 膜９より厚く形成
する。さらにゲート電極１２形成をした後、例えばヒ素
（Ａｓ+ ）を加速電圧６０ＫｅＶでドーズ量５×１０15
cm-2程度イオン注入してｎ+ 型ポリＳｉ層５，７を形成
し、その後例えば９００℃、Ｎ2 中３０分程度の熱処理
を行う事によりｎ+ 型ポリＳｉ層７から不純物（Ａ
ｓ+ ）をＳｉ基板中に熱拡散させる事によりソース、ド
レイン拡散層１１を形成する。
うに、その後、熱酸化膜１０を形成しこの熱酸化膜はポ
リＳｉ層７の表面では厚く（例えば５０ｎｍ程度）Ｓｉ
基板表面では薄く（例えば１０ｎｍ程度）形成されるよ
うにウェット雰囲気の酸化条件を選ぶと良い）し、その
後例えばボロン（Ｂ+ ）イオンを加速電圧１０ＫｅＶ、
ドーズ量５×１０11cm-2程度イオン注入し、チャネル領
域のＳｉ基板中にのみ選択的にＰ型チャネル不純物層８
を形成する。さらにＳｉ基板表面部の前記、熱酸化膜１
０を除去し（この時、ポリＳｉ層７の表面にはＳｉＯ2
膜１０が約３５ｎｍ程度残っている）再度Ｓｉ基板表面
に約１０ｎｍ程度のゲートＳｉＯ2 膜９を介して例えば
リン（Ｐ）をドープしたポリＳｉ膜を堆積し、パターニ
ングすることによりゲート電極１２を形成する。この時
ゲート電極１２の一部はポリＳｉ層７の上にＳｉＯ2 膜
１０を介して重なるように形成される。このＳｉＯ2 膜
１０はゲート電極１２とソース、ドレイン層の寄生容量
を低減させるために、ゲートＳｉＯ2 膜９より厚く形成
する。さらにゲート電極１２形成をした後、例えばヒ素
（Ａｓ+ ）を加速電圧６０ＫｅＶでドーズ量５×１０15
cm-2程度イオン注入してｎ+ 型ポリＳｉ層５，７を形成
し、その後例えば９００℃、Ｎ2 中３０分程度の熱処理
を行う事によりｎ+ 型ポリＳｉ層７から不純物（Ａ
ｓ+ ）をＳｉ基板中に熱拡散させる事によりソース、ド
レイン拡散層１１を形成する。
【００１３】次に図１（ａ），（ｂ），（ｃ）に示した
ように全面に層間絶縁膜１３（例えばＣＶＤ−ＳｉＯ2
膜とＢＰＳＧ膜）を６００ｎｍ程度堆積し、８５０℃、
６０分程度のＢＰＳＧメルト工程を行ない、全面を平坦
化した後、ソース、ドレイン引き出し電極５ゲート電極
１２へのコンタクト孔を開口し、Ａ を全面に堆積して
パターニングすることにより配線層１４を形成する。こ
のようにして、ＭＯＳトランジスタの基本構造が完成す
る。
ように全面に層間絶縁膜１３（例えばＣＶＤ−ＳｉＯ2
膜とＢＰＳＧ膜）を６００ｎｍ程度堆積し、８５０℃、
６０分程度のＢＰＳＧメルト工程を行ない、全面を平坦
化した後、ソース、ドレイン引き出し電極５ゲート電極
１２へのコンタクト孔を開口し、Ａ を全面に堆積して
パターニングすることにより配線層１４を形成する。こ
のようにして、ＭＯＳトランジスタの基本構造が完成す
る。
【００１４】本構造によれば、チャネル領域の両端部の
ソース、ドレイン拡散層の幅をソース、ドレインの引き
出し電極の側面に形成されたポリＳｉ層の膜厚により制
御できるため、所望の幅の微細なソース、ドレイン拡散
層を形成できる。これによりソース、ドレイン拡散層の
面積を小さくでき、ソース、ドレイン拡散層とＳｉ基板
間の容量を低減でき、素子の高速動作を実現できる。
ソース、ドレイン拡散層の幅をソース、ドレインの引き
出し電極の側面に形成されたポリＳｉ層の膜厚により制
御できるため、所望の幅の微細なソース、ドレイン拡散
層を形成できる。これによりソース、ドレイン拡散層の
面積を小さくでき、ソース、ドレイン拡散層とＳｉ基板
間の容量を低減でき、素子の高速動作を実現できる。
【００１５】また、本構造によれば、面積が小さく接合
深さが浅いソース、ドレイン拡散層にもかかわらず、ソ
ース、ドレインの引き出し電極はＳｉ基板と厚い絶縁膜
で分離されて形成され、ここで金属配線とコンタクトが
取られているため、ソース、ドレイン層の寄生抵抗が小
さい。このためソース、ドレインの浅い接合深さにより
ショートチャネル効果を抑えながら、ソース、ドレイン
の寄生抵抗を小さくできる。これにより素子の微細化、
高速化を実現できる。
深さが浅いソース、ドレイン拡散層にもかかわらず、ソ
ース、ドレインの引き出し電極はＳｉ基板と厚い絶縁膜
で分離されて形成され、ここで金属配線とコンタクトが
取られているため、ソース、ドレイン層の寄生抵抗が小
さい。このためソース、ドレインの浅い接合深さにより
ショートチャネル効果を抑えながら、ソース、ドレイン
の寄生抵抗を小さくできる。これにより素子の微細化、
高速化を実現できる。
【００１６】また本構造によれば、ソース、ドレイン領
域から離してチャネル領域のみに選択的にチャネルイオ
ン注入層を形成できるため、ソース、ドレイン拡散層と
Ｓｉ基板間の容量を低減でき、素子の高速動作を実現で
きる。図６〜図１２は、本発明の他の実施例を説明する
ための図である。
域から離してチャネル領域のみに選択的にチャネルイオ
ン注入層を形成できるため、ソース、ドレイン拡散層と
Ｓｉ基板間の容量を低減でき、素子の高速動作を実現で
きる。図６〜図１２は、本発明の他の実施例を説明する
ための図である。
【００１７】まず図６の実施例について説明する。図６
は図５（ｂ）に相当する断面図である。第１の実施例で
は、ソース、ドレインの引き出し電極のポリＳｉ層５の
上にＣＶＤ−Ｓｉ3 Ｎ4 膜６を用いてチャネルイオン注
入時のマスク効果やゲート電極１２との寄生容量低減を
行なっていたが、後のポリＳｉ層７のＳｉＯ2 膜１０の
形成のときにポリＳｉ層５の上にも同時にＳｉＯ2 膜２
１を形成しても良い。このようにすると、工程の短縮が
可能となる。
は図５（ｂ）に相当する断面図である。第１の実施例で
は、ソース、ドレインの引き出し電極のポリＳｉ層５の
上にＣＶＤ−Ｓｉ3 Ｎ4 膜６を用いてチャネルイオン注
入時のマスク効果やゲート電極１２との寄生容量低減を
行なっていたが、後のポリＳｉ層７のＳｉＯ2 膜１０の
形成のときにポリＳｉ層５の上にも同時にＳｉＯ2 膜２
１を形成しても良い。このようにすると、工程の短縮が
可能となる。
【００１８】また図７に示すように、ソース、ドレイン
拡散層を形成するポリＳｉ層７をポリＳｉ層５の上面よ
り下になるようなポリＳｉ層７′として形成しても良
い。このようにすることにより、ゲート電極１２とソー
ス、ドレイン層間の寄生容量を低減することができる。
またポリＳｉ層７′のデポ膜厚よりも狭い幅のポリＳｉ
層７′であるため、ソース、ドレイン拡散層１１の面積
をさらに小さくできる。すなわち、Ｓｉ基板との間の容
量を小さくできる。
拡散層を形成するポリＳｉ層７をポリＳｉ層５の上面よ
り下になるようなポリＳｉ層７′として形成しても良
い。このようにすることにより、ゲート電極１２とソー
ス、ドレイン層間の寄生容量を低減することができる。
またポリＳｉ層７′のデポ膜厚よりも狭い幅のポリＳｉ
層７′であるため、ソース、ドレイン拡散層１１の面積
をさらに小さくできる。すなわち、Ｓｉ基板との間の容
量を小さくできる。
【００１９】また図８に示すように、ソース、ドレイン
層の引き出し電極のポリＳｉ層５の表面をゲート電極１
２の側面へ絶縁膜を残すＲＩＥ法によるエッチングの際
に露出するようにして、その表面にシリサイド層２４を
形成しても良い。このようにすると、ソース、ドレイン
引き出し電極層の抵抗をさらに低減することができる。
シリサイド層の形成法としては例えば、全面にＴｉを堆
積し、熱処理を行なうことによりＴｉＳｉ2 （チタンシ
リサイド）化し、未反応のＴｉを除去する。いわゆるサ
イサイド法を用いても良いし、ＴｉＣ 4 ガスなどを用
いたＴｉＳｉ2層の選択ＣＶＤ法などを用いても良い。
この他にＮｉＳｉ2 （ニッケルシリサイド）やメタル
膜、例えばＷ（タングステン）膜を選択的に形成しても
良いし、他の導体膜でも同じ効果を有する。ここではゲ
ート電極１２にはあらかじめ例えばシリサイド層１２Ｓ
を用いた例を示しているが、ソース、ドレインの引き出
し電極のシリサイド化と同時にシリサイド化しても良
い。このようにすると低抵抗のソース、ドレイン、ゲー
ト電極が得られる。
層の引き出し電極のポリＳｉ層５の表面をゲート電極１
２の側面へ絶縁膜を残すＲＩＥ法によるエッチングの際
に露出するようにして、その表面にシリサイド層２４を
形成しても良い。このようにすると、ソース、ドレイン
引き出し電極層の抵抗をさらに低減することができる。
シリサイド層の形成法としては例えば、全面にＴｉを堆
積し、熱処理を行なうことによりＴｉＳｉ2 （チタンシ
リサイド）化し、未反応のＴｉを除去する。いわゆるサ
イサイド法を用いても良いし、ＴｉＣ 4 ガスなどを用
いたＴｉＳｉ2層の選択ＣＶＤ法などを用いても良い。
この他にＮｉＳｉ2 （ニッケルシリサイド）やメタル
膜、例えばＷ（タングステン）膜を選択的に形成しても
良いし、他の導体膜でも同じ効果を有する。ここではゲ
ート電極１２にはあらかじめ例えばシリサイド層１２Ｓ
を用いた例を示しているが、ソース、ドレインの引き出
し電極のシリサイド化と同時にシリサイド化しても良
い。このようにすると低抵抗のソース、ドレイン、ゲー
ト電極が得られる。
【００２０】また、図９，図１０に示すようにチャネル
領域のＳｉ基板をポリＳｉ層７のＲＩＥ法によるエッチ
ング時に例えば０．１μｍ〜０．３μｍ程度エッチング
し溝を形成してこの溝部をチャネル領域として用いるこ
とができる。
領域のＳｉ基板をポリＳｉ層７のＲＩＥ法によるエッチ
ング時に例えば０．１μｍ〜０．３μｍ程度エッチング
し溝を形成してこの溝部をチャネル領域として用いるこ
とができる。
【００２１】図９ではこの溝の深さが０．１μｍ程度で
ありソース、ドレイン拡散層１１ａが溝の底部を一部お
おっている場合を示している。この場合、溝底のチャネ
ル部に、ソース、ドレイン拡散層からの空乏層の伸びの
影響がおよびにくくなりショート・チャネル効果を抑制
できる。さらに溝のコーナーはソース、ドレイン拡散層
１１ａで完全におおわれているので溝のコーナーの影響
（例えばしきい値電圧の向上など）を防止できる。
ありソース、ドレイン拡散層１１ａが溝の底部を一部お
おっている場合を示している。この場合、溝底のチャネ
ル部に、ソース、ドレイン拡散層からの空乏層の伸びの
影響がおよびにくくなりショート・チャネル効果を抑制
できる。さらに溝のコーナーはソース、ドレイン拡散層
１１ａで完全におおわれているので溝のコーナーの影響
（例えばしきい値電圧の向上など）を防止できる。
【００２２】また図１０では、溝の深さが０．３μｍ程
度の時であり、ソース、ドレイン拡散層１１ｂの接合深
さ（ｘｊ）より溝の底部が深くなっている。すなわちチ
ャネル領域の溝の底より上にソース、ドレイン拡散層１
１ｂが存在する構造となっていて、いわゆる「エレベー
ティッド・ソース、ドレイン構造のＭＯＳトランジス
タ」構造である。この場合は図９の場合よりさらにショ
ート・チャネル効果に対して強い構造となっていて、Ｍ
ＯＳトランジスタの微細化に対して有効である。
度の時であり、ソース、ドレイン拡散層１１ｂの接合深
さ（ｘｊ）より溝の底部が深くなっている。すなわちチ
ャネル領域の溝の底より上にソース、ドレイン拡散層１
１ｂが存在する構造となっていて、いわゆる「エレベー
ティッド・ソース、ドレイン構造のＭＯＳトランジス
タ」構造である。この場合は図９の場合よりさらにショ
ート・チャネル効果に対して強い構造となっていて、Ｍ
ＯＳトランジスタの微細化に対して有効である。
【００２３】次に図１１は、その他の実施例の一つであ
るが、ゲート電極１２とソース、ドレイン拡散層１１形
成のためのポリＳｉ層７のまわりにさらに絶縁膜２５
（例えばＣＶＤ−ＳｉＯ2 膜）を３０ｎｍ程度：通常の
ＲＩＥ法を用いたいわゆる側壁残し法により形成した例
を示したものである。このようにするとゲート電極１２
とソース、ドレイン間の容量を低減することができるば
かりでなく、ポリＳｉ層７からの不純物の横方向への熱
拡散によりチャネル長が短くなる事によるショート・チ
ャネル効果の発生を抑制する事ができるので素子の微細
化の際に非常に有効である。
るが、ゲート電極１２とソース、ドレイン拡散層１１形
成のためのポリＳｉ層７のまわりにさらに絶縁膜２５
（例えばＣＶＤ−ＳｉＯ2 膜）を３０ｎｍ程度：通常の
ＲＩＥ法を用いたいわゆる側壁残し法により形成した例
を示したものである。このようにするとゲート電極１２
とソース、ドレイン間の容量を低減することができるば
かりでなく、ポリＳｉ層７からの不純物の横方向への熱
拡散によりチャネル長が短くなる事によるショート・チ
ャネル効果の発生を抑制する事ができるので素子の微細
化の際に非常に有効である。
【００２４】以上の実施例では全てｎチャネルＭＯＳト
ランジスタについて述べたが、ＰチャネルＭＯＳトラン
ジスタについても全く同様であり、不純物あるいは基板
の導電型を変えることで対応できることは言うまでもな
い。
ランジスタについて述べたが、ＰチャネルＭＯＳトラン
ジスタについても全く同様であり、不純物あるいは基板
の導電型を変えることで対応できることは言うまでもな
い。
【００２５】次に図１２に本発明の構造をバイポーラト
ランジスタの構造に応用した例を示す。ほとんど同じ工
程で一部の工程をつけ加えるだけでＣＭＯＳトランジス
タとバイポーラトランジスタを同時に形成することがで
き、いわゆる高性能のバイＣＭＯＳ回路を形成でき、半
導体装置の高速化を実現できる。構造としては、ｎｐｎ
型のバイポーラ素子を例にして説明するが、ｐｎｐ型も
同様にして製造できることは言うまでもない。すなわち
埋込みＮ+ 層３１（コレクタ電極）の上にＮ- 層のコレ
クタ領域３２が例えばエピ層やウエル層により形成され
ていて、その中の一部にベース層となるＰ層３３が形成
されている。このベース層３３は、ベース層引き出し電
極となるＰ+ 型ポリＳｉ層５Ｐとその周辺部にＲＩＥ法
を用いた側壁残しにより形成されたＰ+ 型ポリＳｉ層７
ＰによりＳｉ基板の上に引き出されている。またＰ+ 型
ポリＳｉ層７Ｐからの不純物の熱拡散によりベース層３
３とポリＳｉ層７Ｐを電気的に接続するベース層３３の
一部のＰ+ 型拡散層３４が形成されている。ここでもや
はりＰ+ 拡散層３４はポリＳｉ層７Ｐの膜厚によって幅
が決まり、微細な面積を実現できる。またポリＳｉ層５
Ｐ，７Ｐの表面、側面は厚いＳｉＯ2 膜２１でおおわれ
ていて、エミッタ電極となるｎ+ 型ポリＳｉ層３５と電
気的に分離されている。またｎ+ 型ポリＳｉ層３５の下
には、ｎ+ 型エミッタ拡散層が非常に浅く形成されてい
る。このようなバイポーラ素子構造は本発明のＭＯＳト
ランジスタ構造にＮ+ 埋込みコレクタ層とベース層、エ
ミッタ層の形成を付け加える事で簡単に形成できる。
尚、上記実施例で示した各領域の不純物濃度は例示した
ものの他、他の値でも良いし、その他本発明の趣旨を逸
脱しない範囲で種々変形しても実施できる。
ランジスタの構造に応用した例を示す。ほとんど同じ工
程で一部の工程をつけ加えるだけでＣＭＯＳトランジス
タとバイポーラトランジスタを同時に形成することがで
き、いわゆる高性能のバイＣＭＯＳ回路を形成でき、半
導体装置の高速化を実現できる。構造としては、ｎｐｎ
型のバイポーラ素子を例にして説明するが、ｐｎｐ型も
同様にして製造できることは言うまでもない。すなわち
埋込みＮ+ 層３１（コレクタ電極）の上にＮ- 層のコレ
クタ領域３２が例えばエピ層やウエル層により形成され
ていて、その中の一部にベース層となるＰ層３３が形成
されている。このベース層３３は、ベース層引き出し電
極となるＰ+ 型ポリＳｉ層５Ｐとその周辺部にＲＩＥ法
を用いた側壁残しにより形成されたＰ+ 型ポリＳｉ層７
ＰによりＳｉ基板の上に引き出されている。またＰ+ 型
ポリＳｉ層７Ｐからの不純物の熱拡散によりベース層３
３とポリＳｉ層７Ｐを電気的に接続するベース層３３の
一部のＰ+ 型拡散層３４が形成されている。ここでもや
はりＰ+ 拡散層３４はポリＳｉ層７Ｐの膜厚によって幅
が決まり、微細な面積を実現できる。またポリＳｉ層５
Ｐ，７Ｐの表面、側面は厚いＳｉＯ2 膜２１でおおわれ
ていて、エミッタ電極となるｎ+ 型ポリＳｉ層３５と電
気的に分離されている。またｎ+ 型ポリＳｉ層３５の下
には、ｎ+ 型エミッタ拡散層が非常に浅く形成されてい
る。このようなバイポーラ素子構造は本発明のＭＯＳト
ランジスタ構造にＮ+ 埋込みコレクタ層とベース層、エ
ミッタ層の形成を付け加える事で簡単に形成できる。
尚、上記実施例で示した各領域の不純物濃度は例示した
ものの他、他の値でも良いし、その他本発明の趣旨を逸
脱しない範囲で種々変形しても実施できる。
【００２６】
【発明の効果】本発明によれば、従来のＭＯＳトランジ
スタの問題点を改善し、ソース、ドレイン拡散層とＳｉ
基板間の容量を低減でき、微細、高速動作が可能なＭＯ
Ｓトランジスタやバイポーラ素子を得ることができる。
スタの問題点を改善し、ソース、ドレイン拡散層とＳｉ
基板間の容量を低減でき、微細、高速動作が可能なＭＯ
Ｓトランジスタやバイポーラ素子を得ることができる。
【図１】 本発明の実施例を示す構造図。
【図２】 本発明の製造法を説明する工程図。
【図３】 本発明の製造法を説明する工程図。
【図４】 本発明の製造法を説明する工程図。
【図５】 本発明の製造法を説明する工程図。
【図６】 本発明の他の実施例を示す構造図。
【図７】 本発明の他の実施例を示す構造図。
【図８】 本発明の他の実施例を示す構造図。
【図９】 本発明の他の実施例を示す構造図。
【図１０】 本発明の他の実施例を示す構造図。
【図１１】 本発明の他の実施例を示す構造図。
【図１２】 本発明の他の実施例を示す構造図。
【図１３】 従来技術の問題点を説明するための構造断
面図。
面図。
【図１４】 従来技術の問題点を説明するための構造断
面図。
面図。
１…Ｓｉ基板 ２…チャネルストッパ層 ３…素子分離
膜 ４…ＳｉＯ2 膜 ５…ポリＳｉ引き出し電極 ６…絶縁膜層 ８…チャネ
ル不純物層、 １１…ソース、ドレイン拡散層 １２…
ゲート電極 １３…層間絶縁膜。
膜 ４…ＳｉＯ2 膜 ５…ポリＳｉ引き出し電極 ６…絶縁膜層 ８…チャネ
ル不純物層、 １１…ソース、ドレイン拡散層 １２…
ゲート電極 １３…層間絶縁膜。
Claims (2)
- 【請求項１】半導体基板の素子形成領域の一部に設けら
れた前記半導体基板と絶縁分離されたソース、ドレイン
引き出し電極と、前記ソース、ドレイン引き出し電極の
周辺部に前記半導体基板表面と接するように形成された
導電体層と、前記導電体層からの不純物の拡散により形
成されたソース、ドレイン拡散層領域と、前記導電体層
の上に絶縁膜を介してゲート電極の一部が重なり形成さ
れている事を特徴とする半導体装置。 - 【請求項２】半導体基板の素子形成領域の一部に絶縁膜
を形成する工程と、素子形成領域の一部と素子分離領域
の一部にまたがるように形成された第１の導電体層を形
成し、それを自己整合的に前記素子形成領域の絶縁膜の
一部を除去する工程と、前記第１の導電体層の周辺に第
２の導電体膜を残置する工程と、前記第２の導電体層と
前記素子形成領域のソース、ドレイン領域とが自己整合
的に形成される工程と、 前記ソース、ドレイン領域の間にチャネル不純物層を形
成する工程とを備えてなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP393093A JPH06216382A (ja) | 1993-01-13 | 1993-01-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP393093A JPH06216382A (ja) | 1993-01-13 | 1993-01-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216382A true JPH06216382A (ja) | 1994-08-05 |
Family
ID=11570859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP393093A Pending JPH06216382A (ja) | 1993-01-13 | 1993-01-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049107A (en) * | 1998-06-01 | 2000-04-11 | Chartered Semiconductor Manufacturing Ltd. | Sub-quarter-micron MOSFET and method of its manufacturing |
-
1993
- 1993-01-13 JP JP393093A patent/JPH06216382A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049107A (en) * | 1998-06-01 | 2000-04-11 | Chartered Semiconductor Manufacturing Ltd. | Sub-quarter-micron MOSFET and method of its manufacturing |
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