JPH10144918A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10144918A
JPH10144918A JP8298336A JP29833696A JPH10144918A JP H10144918 A JPH10144918 A JP H10144918A JP 8298336 A JP8298336 A JP 8298336A JP 29833696 A JP29833696 A JP 29833696A JP H10144918 A JPH10144918 A JP H10144918A
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Abstract

(57)【要約】 【課題】チップサイズを縮小した半導体装置及びその製
造方法を提供すること。 【解決手段】ＬＤＤ構造を有するＭＯＳＦＥＴ型半導体
装置において、サイドウォール６を形成するためのポリ
シリコンを形成した後、このポリシリコンに不純物をイ
オン注入して導電性にする。このサイドウォール６の両
端に電圧を加えることによって、サイドウォール６を配
線として用いることができる。また、抵抗２３の側壁に
サイドウォールを形成し、イオン注入して導電性にする
ことによって、同様に配線として用いることができる。
尚、サイドウォール６は、配線だけでなく抵抗体として
も用いることが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置のう
ち、特に、サイドウォールを有する半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置について、図面を参照
して説明する。図７は、従来の半導体装置の断面図、図
８は、従来の半導体装置の上面図である。まず、半導体
基板１０１上に酸化膜を形成し、選択的に酸化させてフ
ィールド酸化膜１０２を形成して、素子領域と素子分離
領域とに分離する。次に、酸化膜１０２上にポリシリコ
ンを形成し、マスクを用いて素子領域上にゲート電極１
０３を形成する。
【０００３】次に、ゲート電極１０３及びフィールド酸
化膜１０２をマスクに用いてイオン注入法により不純物
を注入し、素子領域内に低濃度不純物領域（以下、ＬＤ
Ｄ領域と称する）１０４を形成する。
【０００４】次に、ゲート電極１０３、フィールド酸化
膜１０２及び半導体基板１０１上に絶縁膜である酸化膜
１０５を形成する。その後、ゲート電極１０３側面上及
びゲート電極１０３近傍の半導体基板１０１上以外に形
成されている酸化膜１０５をエッチングにより除去す
る。次に、この酸化膜１０５上に、ポリシリコンのサイ
ドウォール１０６を形成する。
【０００５】次に、フィールド酸化膜１０２、ゲート電
極１０３及びサイドウォール１０６をマスクにしてイオ
ン注入法により素子領域に不純物を注入し、高濃度のソ
ース及びドレイン領域１０７，１０８を形成する。
【０００６】次に、表面上に層間絶縁膜１０９を形成す
る。次に、ソース及びドレイン領域１０７，１０８上の
層間絶縁膜１０９を除去し、コンタクトホール１１０，
１１１を開口する。その後、表面全体に例えばＡｌ等の
金属膜を蒸着させ、パターニングして金属配線１１３を
形成する。以上により、従来の半導体装置の製造工程が
終了する。
【０００７】
【発明が解決しようとする課題】従来、ＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r）のゲート電極１０３の側壁に形成されるサイドウォ
ール１０６は、ＬＤＤ構造を有する半導体装置のソース
及びドレイン領域１０７，１０８を形成するためのマス
クとして用いるのみで、ＬＤＤ構造が完成した後には特
に用途がなかった。
【０００８】また、半導体集積回路内に形成された抵抗
の側壁には、同一集積回路内のＭＯＳＦＥＴのサイドウ
ォールを形成した際に、サイドウォールが形成されるこ
とがあるが、それ自体は何の用途もなく、除去する場合
には製造工程が増加するという問題があった。
【０００９】本発明は上記のような事情を考慮し、ＬＤ
Ｄ構造が完成した後のサイドウォールを積極的に用い
て、チップサイズを縮小した半導体装置及びその製造方
法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板と、この半導体基
板上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極の側面上及び前記ゲート電極近傍の前記
半導体基板上に形成された絶縁膜と、この絶縁膜上に形
成された導電性のサイドウォールと、前記絶縁膜の下の
前記半導体基板の表面に形成されたＬＤＤ領域と、この
ＬＤＤ領域に連続して前記半導体基板の表面に形成され
たソース及びドレイン領域とを具備したことを特徴とす
るものである。
【００１１】更に、前記サイドウォールは、配線として
用いることが望ましい。また、前記サイドウォールは、
抵抗体として用いることが望ましい。更に、前記サイド
ウォールは、前記ゲート電極とは異なる電位を与えられ
ることが望ましい。
【００１２】また、前記サイドウォールは、ポリシリコ
ンであることが望ましい。更に、前記サイドウォール
は、アモルファスシリコンであることが望ましい。ま
た、半導体基板内の素子領域上にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
にして前記素子領域に不純物を導入し、ＬＤＤ領域を形
成する工程と、前記ゲート電極の側面上及び前記ゲート
電極近傍に絶縁膜を形成する工程と、前記絶縁膜を覆う
ようにポリシリコンを形成する工程と、前記ポリシリコ
ンをパターニングして前記絶縁膜上にサイドウォールを
形成する工程と、前記ゲート電極及び前記サイドウォー
ルをマスクにして前記素子領域に不純物を導入し、ソー
ス及びドレイン領域を形成する工程とを具備したことを
特徴とする半導体装置の製造方法がある。
【００１３】更に、前記絶縁膜を覆うようにポリシリコ
ンを形成する工程の後に、前記ポリシリコンに不純物を
導入することが望ましい。更に、前記ソース及びドレイ
ン領域を形成する工程の後に、前記サイドウォールの両
端部にコンタクトホールを開口することが望ましい。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の第
１の実施の形態にかかる半導体装置及びその製造方法に
ついて説明する。はじめに、本発明の第１の実施の形態
にかかる半導体装置について、図１及び図２を参照して
説明する。図１は、本発明の第１の実施の形態にかかる
半導体装置の断面図、図２は、本発明の第１の実施の形
態にかかる半導体装置の上面図である。
【００１５】本発明の第１の実施の形態にかかる半導体
装置は、半導体基板１上にフィールド酸化膜２を形成す
ることによって分離された素子領域と素子分離領域のう
ち、素子領域の半導体基板１上に形成されたゲート電極
３と、このゲート電極３の側壁及びゲート電極３の近傍
に形成された酸化膜５と、表面上にポリシリコンを形成
し、例えばリン等の不純物をこのポリシリコンにイオン
注入して導電性とし、酸化膜５上及び両端付近のみを残
して形成されたサイドウォール６と、ゲート電極３及び
サイドウォール６をマスクにして形成されたＬＤＤ構造
を有するソース及びドレイン領域７，８と、表面上に形
成された層間絶縁膜９のソース及びドレイン領域７，８
上とサイドウォール６の両端部上をエッチングしてコン
タクトホール１０，１１，１２を開口し、金属膜を蒸着
させて形成された金属配線１４とで構成されている。
【００１６】サイドウォール６として用いるポリシリコ
ンを導電性にして両端に電圧を加えることによって、サ
イドウォール６を配線として用いることができる。した
がって、従来ロジックデバイス等で配線長の短縮化のた
めに金属の多層配線を用いていたが、本発明を用いるこ
とによって、２層目の配線層をサイドウォール６の配線
で代用することができるので、チップの厚さを大幅に縮
小することができる。
【００１７】また、従来、金属の多層配線をする場合に
は１層目の金属配線層の平坦化が問題となっていたが、
本発明によれば、２層目の配線層をサイドウォール６で
代用し、１層目の配線層を形成する前に形成されるの
で、１層目の配線層の段差による断線を考慮する必要が
ない。
【００１８】次に、本発明の第１の実施の形態にかかる
半導体装置の製造方法について図３を参照して説明す
る。図３は、本発明の第１の実施の形態にかかる半導体
装置の製造工程図である。
【００１９】まず、図３（ａ）に示されるように、半導
体基板１上に酸化膜を形成する。次に、この酸化膜を選
択的に酸化させてフィールド酸化膜２を形成し、素子領
域と素子分離領域を分離する。次に、表面上にポリシリ
コンを約３５０ｎｍ程度形成し、マスクを用いて不要な
部分をエッチングして素子領域にゲート電極３を形成す
る。
【００２０】次に、図３（ｂ）に示されるように、フィ
ールド酸化膜２及びゲート電極３をマスクにして、素子
領域にリンをドーズ量：約１×１０Ｅ１３ａｔｏｍｓ／
ｃｍ2程度イオン注入して、ＬＤＤ領域４を形成する。
【００２１】次に、図３（ｃ）に示されるように、表面
上に酸化膜５を形成する。次に、表面上にポリシリコン
を約１００ｎｍ程度形成する。次に、このポリシリコン
に、リンをドーズ量：約１×１０Ｅ１０ａｔｏｍｓ／ｃ
ｍ2〜約１×１０Ｅ１６ａｔｏｍｓ／ｃｍ2程度イオン注
入して、導電性にする。その後、酸化膜上に形成されて
いるポリシリコンとその両端付近のポリシリコンを残し
て除去し、ゲート電極３側壁にサイドウォール６を形成
する。
【００２２】次に、図３（ｄ）に示されるように、フィ
ールド酸化膜２、ゲート電極３及びサイドウォール６を
マスクにして、素子領域にヒ素をドーズ量：約５×１０
Ｅ１５ａｔｏｍｓ／ｃｍ2程度イオン注入して、ソース
及びドレイン領域７，８を形成する。
【００２３】次に、図３（ｅ）に示されるように、表面
上に層間絶縁膜９を形成する。次に、ソース及びドレイ
ン領域７，８上と、サイドウォール６の両端上の層間絶
縁膜９を除去し、コンタクトホール１０，１１，１２を
開口する。その後、表面全体に例えばＡｌ等の金属膜を
蒸着させ、パターニングして金属配線１４を形成する。
以上により、本発明の第１の実施の形態にかかる半導体
装置の製造工程が終了する。
【００２４】本実施の形態にかかる半導体装置は、サイ
ドウォール６を形成するためのポリシリコンを形成した
際のイオン注入工程の増加と、サイドウォール６上にコ
ンタクトホール１２を形成するためのサイドウォール６
のパターニング及びコンタクトホール１２のパターニン
グの変更のみで実現することができる。
【００２５】尚、本発明は上記第１の実施の形態に限定
されず、サイドウォール６を形成するポリシリコンに不
純物を導入する工程を省略し、ソース及びドレイン領域
７，８を形成する際のイオン注入時に同一工程でイオン
を導入し、サイドウォール６を導電性にしてもよい。こ
れによって、製造工程を増加させることなしに本実施の
形態にかかる半導体装置を実現することができる。
【００２６】尚、本発明は、ＮＭＯＳ型半導体装置に限
定されず、ＰＭＯＳ型半導体装置、ＣＭＯＳ型半導体装
置、ＢｉＣＭＯＳ型半導体装置等に用いても同様の効果
を得ることができる。
【００２７】次に、本発明の第２の実施の形態にかかる
半導体装置及びその製造方法について、図４及び図５を
参照して説明する。図４は、本発明の第２の実施の形態
にかかる半導体装置の断面図、図５は、本発明の第２の
実施の形態にかかる半導体装置の上面図である。
【００２８】本発明の第２の実施の形態にかかる半導体
装置は、半導体基板２１上に形成された酸化膜２２と、
この酸化膜２２上にポリシリコンによって形成された抵
抗体２３と、この抵抗体２３の側壁に絶縁膜２４を介し
て形成された導電性のサイドウォール２５と、表面上に
形成された層間絶縁膜２６のサイドウォール２５の両端
部上をエッチングして開口したコンタクトホール２７
と、金属膜をパターニングして形成された金属配線とか
ら構成されている。
【００２９】第１の実施の形態と同様に、サイドウォー
ル２５の両端に電圧を加えてバイアスをとることがで
き、配線として用いることが可能である。次に、本発明
の第２の実施の形態にかかる半導体装置の製造工程につ
いて、図６を参照して説明する。図６は、本発明の第２
の実施の形態にかかる半導体装置の製造工程図である。
【００３０】まず、図６（ａ）に示されるように、半導
体基板２１上に酸化膜２２を形成する。次に、表面上に
ポリシリコンを約３５０ｎｍ程度形成し、マスクを用い
て不要な部分をエッチングして素子領域に抵抗体２３を
形成する。
【００３１】次に、図６（ｂ）に示されるように、表面
上に酸化膜２４を形成する。その後、抵抗体２３の側壁
部分を残して、酸化膜２２を除去する。次に、表面上に
ポリシリコンを約１００ｎｍ程度形成する。次に、この
ポリシリコンに、リンをドーズ量：約１×１０Ｅ１０ａ
ｔｏｍｓ／ｃｍ2〜約１×１０Ｅ１６ａｔｏｍｓ／ｃｍ2
程度イオン注入して、導電性にする。その後、酸化膜２
４上に形成されているポリシリコンとその両端付近のポ
リシリコンを残して除去し、抵抗体２３の側壁にサイド
ウォール２５を形成する。
【００３２】次に、図６（ｃ）に示されるように、表面
上に層間絶縁膜２６を形成する。次に、サイドウォール
２５の両端上の層間絶縁膜２６を除去し、コンタクトホ
ール２７を開口する。その後、表面全体に例えばＡｌ等
の金属膜を蒸着させ、パターニングして金属配線を形成
する。以上により、本発明の第２の実施の形態にかかる
半導体装置の製造工程が終了する。
【００３３】本発明の第２の実施の形態にかかる半導体
装置のサイドウォール２５は、例えば、同一半導体基板
上で形成されるＭＯＳ型半導体装置のゲート電極の側壁
にサイドウォールを形成するのと同一工程で形成される
ので、製造工程を増加させずに形成することができる。
【００３４】尚、第１の実施の形態と同様に、同一半導
体基板上で形成されるＭＯＳ型半導体装置のソース及び
ドレイン形成領域に不純物を導入するのと同一工程で、
抵抗体２３の側壁のサイドウォール２５に不純物を導入
して導電性としてもよい。
【００３５】尚、本発明は上記第１及び第２の実施の形
態に限定されず、同様の方法でサイドウォールを抵抗体
として用いることも可能である。また、サイドウォール
はポリシリコンに限定されず、アモルファスシリコンを
用いて形成してもよい。
【００３６】
【発明の効果】本発明によれば、サイドウォールを導電
性とし電圧を加えることによって、サイドウォール自体
を配線あるいは抵抗として用いることができるので、配
線の余裕度が増し、また金属配線層を減少させることが
でき、チップサイズを大幅に縮小した半導体装置及びそ
の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置
の断面図。
【図２】本発明の第１の実施の形態にかかる半導体装置
の上面図。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造工程図。
【図４】本発明の第２の実施の形態にかかる半導体装置
の断面図。
【図５】本発明の第２の実施の形態にかかる半導体装置
の上面図。
【図６】本発明の第２の実施の形態にかかる半導体装置
の製造工程図。
【図７】従来の半導体装置の断面図。
【図８】従来の半導体装置の上面図。
【符号の説明】
１，２１，１０１…半導体基板、 ２，１０２…フィールド酸化膜、 ３，１０３…ゲート電極、 ４，１０４…ＬＤＤ領域、 ５，２２，２４，１０５…酸化膜、 ６，２５，１０６…サイドウォール、 ７，１０７…ソース、 ８，１０８…ドレイン、 ９，２６，１０９…層間絶縁膜、 １０，１１，１２，１３，２７，２８，１１０，１１
１，１１２…コンタクトホール、 １４，１１３…金属配線

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この半導体基板上にゲー
    ト絶縁膜を介して形成されたゲート電極と、このゲート
    電極の側面上及び前記ゲート電極近傍の前記半導体基板
    上に形成された絶縁膜と、この絶縁膜上に形成された導
    電性のサイドウォールと、前記絶縁膜の下の前記半導体
    基板の表面に形成されたＬＤＤ（Lightly Doped Drain
    ）領域と、このＬＤＤ領域に連続して前記半導体基板
    の表面に形成されたソース及びドレイン領域とを具備し
    たことを特徴とする半導体装置。
  2. 【請求項２】 前記サイドウォールは、配線として用い
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記サイドウォールは、抵抗体として用
    いることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記サイドウォールは、前記ゲート電極
    とは異なる電位を与えられることを特徴とする請求項１
    乃至請求項３のいずれか記載の半導体装置。
  5. 【請求項５】 前記サイドウォールは、ポリシリコンで
    あることを特徴とする請求項１乃至請求項４のいずれか
    記載の半導体装置。
  6. 【請求項６】 前記サイドウォールは、アモルファスシ
    リコンであることを特徴とする請求項１乃至請求項４の
    いずれか記載の半導体装置。
  7. 【請求項７】 半導体基板内の素子領域上にゲート絶縁
    膜を介してゲート電極を形成する工程と、前記ゲート電
    極をマスクにして前記素子領域に不純物を導入し、ＬＤ
    Ｄ領域を形成する工程と、前記ゲート電極の側面上及び
    前記ゲート電極近傍に絶縁膜を形成する工程と、前記絶
    縁膜を覆うようにポリシリコンを形成する工程と、前記
    ポリシリコンをパターニングして前記絶縁膜上にサイド
    ウォールを形成する工程と、前記ゲート電極及び前記サ
    イドウォールをマスクにして前記素子領域に不純物を導
    入し、ソース及びドレイン領域を形成する工程とを具備
    したことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記絶縁膜を覆うようにポリシリコンを
    形成する工程の後に、前記ポリシリコンに不純物を導入
    することを特徴とする請求項７記載の半導体装置の製造
    方法。
  9. 【請求項９】 前記ソース及びドレイン領域を形成する
    工程の後に、前記サイドウォールの両端部にコンタクト
    ホールを開口することを特徴とする請求項７記載の半導
    体装置の製造方法。
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