JP2010177690A - 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ - Google Patents
電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ Download PDFInfo
- Publication number
- JP2010177690A JP2010177690A JP2010077347A JP2010077347A JP2010177690A JP 2010177690 A JP2010177690 A JP 2010177690A JP 2010077347 A JP2010077347 A JP 2010077347A JP 2010077347 A JP2010077347 A JP 2010077347A JP 2010177690 A JP2010177690 A JP 2010177690A
- Authority
- JP
- Japan
- Prior art keywords
- source
- conductive layer
- semiconductor device
- gate electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims 1
- 238000011982 device technology Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005557 antagonist Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Abstract
【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。
【選択図】 図７
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。
【選択図】 図７
Description
本発明は、金属酸化膜半導体（ＭＯＳ：metal oxide semiconductor）トランジスタ分野、より具体的には、電気的にプログラムしたソース／ドレイン直列抵抗（source/drain series resistance）を有するＭＯＳトランジスタに関する。
半導体業界において、進行中の研究の重要な目的は、半導体デバイスの性能を向上させることである。例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなプレーナトランジスタは、特に高密度の集積回路の使用に適している。ＭＯＳトランジスタには一般的に２種類の様式があり、ｐ型ウェハにｎ型ソース／ドレインが構成されているＮチャンネルＭＯＳ（ＮＭＯＳ）と、ｐ型ソース／ドレイン領域が構成されていＰチャンネルＭＯＳ（ＰＭＯＳ）である。ＮＭＯＳトランジスタは、トランジスタチャンネルを通じて電子を誘導し、一方、ＰＭＯＳトランジスタは、トランジスタチャンネルを通じて正孔（ホール）を誘導する。一般的に、ソース／ドレイン領域は、ｎ型ソース／ドレイン領域を形成するためにリン又はヒ素でドープされ、一方、ｐ型ソース／ドレイン領域を形成するために、ボロンドーピングが用いられる。
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、同じ基板上にＮ及びＰチャンネルＭＯＳトランジスタを有する。高性能半導体デバイスを製造するためにＣＭＯＳデバイスの速度を改善することが要請されている。ソース／ドレイン領域の電気抵抗を削減することは、トランジスタの速度を上げる。ＣＭＯＳトランジスタを形成するために従来の方法を用いて、効果的な方法で高速トランジスタを製造することが要請されている。
この中で使用される半導体デバイスという用語は、特定的に開示された実施形態に制限されない。この中で使用される半導体デバイスは、フリップチップ、フリップチップ／パッケージアッセンブリ、トランジスタ、キャパシタ、マイクロプロセッサ、ランダムアクセスメモリ等を含む幅広い多様な電子デバイスを含む。一般的に、半導体デバイスは、半導体を含むあらゆる電気デバイスを示す。
高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。この技術において、従来のトランジスタ材料から形成されている高速度ＣＭＯＳを形成するための技術が要請されている。この技術において、削減したソース／ドレイン領域直列抵抗を有するＣＭＯＳデバイスを形成するための技術が要請されている。
こうした要請、又は他の要請は、トランジスタを備えた半導体基板を有する半導体デバイスを形成する本発明の実施形態によって、実現される。このトランジスタは、基板上に互いに対向して形成されたサイドウォールを含むゲート電極を有する。基板上にはソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域が形成される。ゲート電極対向サイドウォールに沿って、かつこれらのゲート電極対向サイドウォールと接触して、絶縁体サイドウォールスペーサが形成される。導電層は、サイドウォールスペーサ内に埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成されている。この埋め込まれた導電層は、電気的にゲート電極と活性領域から絶縁している。
上述した要請は、本発明において、トランジスタを備えた半導体基板を形成する過程を有する半導体デバイスを形成する実施形態によって解決される。このトランジスタは、基板上に形成された対向サイドウォールを有するゲート電極と、基板内に形成された活性領域を含む。第１絶縁層は、ゲート電極と活性領域を覆うように形成され、導電層は、この第１導電層を覆うようにデポジットされる。前述の導電層部分は、ゲート電極と活性領域を覆う第１絶縁層部分を露光するために除去される。第２絶縁層は、導電層と第１絶縁層を覆うように形成される。第１絶縁層と第２絶縁層部分は、ゲート電極拮抗サイドウォールに沿って形成され、接し、中に導電層が埋め込まれているサイドウォールスペーサを形成するために、除去される。
本発明は、例えばＣＭＯＳデバイスのような改善した高速トランジスタを提供することを目的をしたものである。本発明は、電気的にプログラムされて、ソース／ドレイン領域直列抵抗が減少されたトランジスタを提供するものである。
本発明の上述した又は他の特性、態様、及び利点は、添付する図面を参照しながら、以下の詳細な説明において明らかになるであろう。
本発明は、改善された高速半導体デバイスの製造を可能にする。本発明は、ソース／ドレイン領域直列抵抗が減少されたＭＯＳトランジスタの製造を可能にする。これらの利点の少なくとも一部は、ＭＯＳトランジスタゲートのサイドウォールスぺーサ内に電気的に絶縁した導電層を埋め込むことによって達成される。
トランジスタゲートサイドウォールスぺースペーサに埋め込まれた絶縁された導電層は、フロート状態とすることもでき、また、バイアス電源に設けられたコンタクトを介してバイアス状態とすることが可能である。埋め込まれた導電層は、埋め込まれた導電層の下方にある浅くドープされたソース／ドレイン領域内に電荷を蓄積するために使用される。この埋め込まれた導電層によって、ソース／ドレイン領域の直列／抵抗のプログラムが可能となる。この際、この埋め込まれた導電層がフロート状態である場合はトランジスタゲートによって上述のプログラム（設定）がなされる。また、埋め込まれた導電層がバイアス状態である場合、バイアス電位によって上述のプログラムがなされる。
本発明は、添付する図面を説明しながら、半導体デバイスの形成に関連して記載される。しかしながら、これは、本発明の請求項範囲の例示のみのためであって、図面に説明された特定的なデバイスの形成に限定されない。
図１に示すように、例えばシリコンウェハのような、活性領域（１４）が形成たベース層（１２）を含む半導体基板（１０）が用意される。ゲート絶縁層（１６）は、活性領域（１４）を覆うように形成される。一般的に、ゲート絶縁層（１６）は、半導体基板の熱酸化、又は例えば化学気相成長法（ＣＶＤ）のようなデポジション技術によって形成された、約１０Åから約１００Åまでの膜厚を有する酸化層である。半導体基板（１０）は、さらに、ゲート絶縁層（１６）に形成された互いに対向するサイドウォール（２０）を有するゲート電極（１８）を含む。このゲート電極（１８）は、一般的に約１００Åから約５０００Åまでの膜厚を有するポリシリコン層を含む。本発明の若干の実施形態において、ゲート電極（１８）は、約１００Åから約１００Åまでの膜厚を有する。
図２に示すように、第１絶縁層（２２）は、ゲート電極（１８）を覆うように形成される。ある実施形態においては、この第１絶縁層（２２）は、約５０Åから約３００Åまでの膜厚を有する窒化シリコン層である。これに代えて、第１絶縁層（２２）は、ゲート電極（１８）、活性領域（１４）、又は他の適切な絶縁層の熱酸化によって形成された酸化層としてもよい。
図３に示すように、約５０Åから約３００Åまでの膜厚を有する導電層（２４）は、第１絶縁層（２２）を覆うように形成される。この導電層（２４）は、例えば、ポリシリコン、金属、又は金属ケイ化物（metal silicide）である。ポリシリコン層は、一般にはＣＶＤ技術によってデポジションされる。例えばアルミニウム、チタン、タングステン、ニッケル、及びコバルトのような金属層は、ＣＶＤ又はスパッタリングのような従来の金属デポジション技術によって、デポジットされる。これに代えて、本発明のある実施形態においては、図８に示すように、導電層は、ポリシリコン層をデポジットし、その後にチタン、タングステン、ニッケル、又はコバルトのような金属層（４４）をデポジットすることによって形成される金属シリサイドである。図９に示すように、金属ケイ化物の生成は半導体基板（１０）を、金属シリサイド層（４６）が形成されるように、ポリシリコン層（４２）が金属層（４４）と反応するに十分な温度まで熱することによって行われる。
導電層２４は、導電層２４の一部を除去して、ゲート電極（１８）を覆う第１絶縁層と、活性領域（１４）を覆う部分と、が露出されるようにパターンが選択的に形成され、また、図４に示されるように、導電層（２４）における、互いに対向するゲート電極サイドウォール（２０）に隣接した部分が残さるようにパターン形成がなされる。
導電層（２４）における残された部分の幅は、約１００Åから約１８００Åである。導電層（２４）は、例えば等方性エッチング、異方性エッチング、又は等方性エッチングと異方性エッチングの組み合わせのような、従来のマスキングとエッチング技術によってパターン形成がされる。使用されるエッチング技術と特定のエッチング液は、導電層材料の特定的な種類の除去のために適切である、周知の技術とエッチング液から選択される。
導電層（２４）における残された部分の幅は、約１００Åから約１８００Åである。導電層（２４）は、例えば等方性エッチング、異方性エッチング、又は等方性エッチングと異方性エッチングの組み合わせのような、従来のマスキングとエッチング技術によってパターン形成がされる。使用されるエッチング技術と特定のエッチング液は、導電層材料の特定的な種類の除去のために適切である、周知の技術とエッチング液から選択される。
本発明のある実施形態においては、導電層（２４）は、選択的マスキングと異方性エッチングによりパターン形成がなされ、その後、パターンされた導電層（２４）が得られるように第２マスキングとその後の等方性エッチングがなされる。図４に示すように、パターンした導電層（２４）を形成するために、その後の等方性エッチでは、異方性エッチングの後で第１絶縁層（２２）のサイドウォール部分（２３）に沿って残る導電層部分（２４）を除去する。実施形態によっては、第２マスキングとその後の等方性エッチを実行しない場合もある。
選択的に導電層（２４）を除去した後で、図５に表すように、残され導電層（２４）と第１絶縁層（２２）とを覆うように第２絶縁層（２６）がデポジットされる。第２絶縁層は、一般的に約３００Åから約２０００Åまでの膜厚を有するＣＶＤ窒化シリコン層である。第２絶縁層（２６）は、その後、図６に示すように、埋め込まれた導電層（２４）を有するサイドウォールスペーサ（２７）を形成するように、例えばプラズマエッチングのような従来の異方性エッチングを用いて、異方性エッチされる。実施形態によっては、酸化ゲート絶縁層（１６）を用いると、窒化シリコン層（２２，２６）をエッチングしてサイドウォールスペーサ（２７）を形成するためのエッチストップとして有用である。
ソース／ドレインを深くイオン注入している間、サイドウォールスペーサ（２７）は、浅くドープしたソース／ドレイン伸長領域（３０）をマスクする。活性領域（１４）を露出させるためのソース／ドレインへ深いイオン注入は、ゲート絶縁層（１６）をエッチングする前又は後のどちらで行ってもよい。ゲート絶縁層（１６）は、異方性エッチング又は等方性エッチングのどちらかによって、エッチされる。実施形態によっては、酸化シリコンを有するゲート絶縁層（１６）は、例えばバッファード酸化物エッチ（buffered oxide etch）又はフッ化水素酸のような、シリコン酸化物に対して選択性を有するエッチング液を用いてエッチされる。
図７に示すように、本発明に従って形成されたＭＯＳトランジスタの活性領域（１４）は、ソース／ドレイン領域（２８）と浅くドープされたソース／ドレイン伸長領域（３０）とを有する。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ゲート電極（１８）と活性領域（１４）から電気的に絶縁されている。
埋め込まれた導電層（２４）は、図７に示すように電気的にフロート状態としても、あるいは、図１０に示すようにバイアスされてもよい。例えば、埋め込まれた導電層をポテンシオスタット（potentiostat）のような電源に接続することによって、導電層（２４）をバイアスすることが可能である。トランジスタ（３２）の断面図（図１０）に示すように、電源（３６）からは、埋め込まれた導電層（２４）に対してリード線を介してバイアスがかけられる。実施形態においては、ＮＭＯＳトランジスタの埋め込まれた導電層（２４）は、負電位方向にバイアスがかけられ、ＰＭＯＳトランジスタの埋め込まれた導電層は、正電位方向にバイアスがかけられることになる。
ＣＭＯＳデバイスは、本発明に従って同じ基板にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することによって得られる。ＮＭＯＳとＰＭＯＳの埋め込まれた導電層（２４）に対してのそれぞれ異なるバイアスに加えて、本発明に係るＣＭＯＳデバイスでは、フローティング状態の埋め込まれた導電層（２４）を有するＮＭＯＳトランジスタとＰＭＯＳトランジスタを含むことができる。
本発明のトランジスタは、高速デバイスを形成するようＭＯＳトランジスタのソース／ドレイン領域直列抵抗をプログラムする能力を用意する。本発明のある実施形態によると、トランジスタ（３２）のソース／ドレイン領域（２８）の電気的抵抗は、埋め込まれた導電層（２４）へのバイアスを調節することによって、あるいは、埋め込まれた導電層（２４）に使用された材料の種類を選択することによって、所望の電気的直列抵抗が得られるように「プログラム」可能、つまり「設定」することが可能である。所望のソース／ドレイン領域直列抵抗の選択に影響する因子としては、チャンネル寸法、ドーパントの濃度、要求されるトランジスタ速度、及びＣＭＯＳデバイスのバランスをとることが挙げられる。ＮＭＯＳトランジスタ内の電子の移動度は、通常、ＰＭＯＳトランジスタ内の正孔（ホール）の移動度より高いため、ＣＭＯＳデバイスは、概してバランスが取れていない。埋め込まれた導電層（２４）を使用することで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの活性領域（１４）の直列抵抗が個別にプログラム可能になり、よりバランスの取れたＣＭＯＳを実現可能となる。
他の形態において、矩形状のサイドウォールスペーサを有する半導体デバイスが半導体基板に形成される。例えばシリコンウェハのような半導体基板（５２）を有してこの半導体基板（５２）を覆うように形成されたゲート絶縁層（５３）を備えた半導体デバイス（５０）が用意される。図１１に示すように、ゲート絶縁層（５３）を覆うようにポリシリコン層（５４）が形成され、ポリシリコン層（５４）を覆うように第１窒化シリコン層が形成される。第１窒化シリコン層（５６）を覆うように酸化シリコン層（５８）が形成され、第２窒化シリコン層（６０）は、反射防止膜（ＢＡＲＣ）として、酸化シリコン層（５８）を覆うように形成される。
ゲート絶縁層（５３）、ポリシリコン層（５４）、第１窒化シリコン層（５６）、酸化シリコン層（５８）、及び窒化シリコン層（６０）が形成された半導体デバイス（５０）は、互いに対向するサイドウォール（６３）を備えた積層構造（６１）を形成するためにパターンされる。その後、浅くドープされたソース／ドレイン伸長領域（６２）を形成するために半導体デバイス（５０）がイオン注入にさらされる。ソース／ドレイン伸長領域（６２）を形成した後、積層構造（６１）と半導体基板は、絶縁材料の層で覆われ、図１２に示すように、この絶縁材料は、積層構造の互いに対向するサイドウォール（６３）に沿って、サイドウォールスペーサ（６４）が形成されるように異方性エッチが行われる。
第２窒化シリコン層（６０）は、図１３に示すように積層構造（６１）から除去される。積層構造（６１）とサイドウォールスペーサ（６４）の高さを削減するために半導体デバイス（５０）は、化学機械研磨（ＣＭＰ）が行われ、図１４に示す矩形形状のサイドウォールスペーサ（６４）が形成される。第１窒化シリコン層（５６）は、ＣＭＰの間、ポリッシュのストッパ（polish stop）として機能する。次に、図１５に示すように、半導体デバイス（５０）のソース／ドレイン領域（６６）を形成するために、半導体デバイス（５０）は深いイオン注入にさらされる。
本発明の開示において明示された実施形態は、説明目的に示されたに過ぎない。これらは、請求項の範囲を制限するために解釈されてはならない。当業者にとって、明らかなように本開示は、ここに特定的に明示されたものに限定されるのではなく、幅広い多様な実施形態を含む。
Claims (10)
- 半導体デバイスであって、
トランジスタが形成された半導体基板を有し、前記トランジスタは、前記基板上に形成された互いに対向するサイドウォールを備えたゲート電極を含むものであり、
前記基板上に形成されたソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域を有し、
ゲート電極対向サイドウォールに沿って形成されるとともに当該ゲート電極対向サイドウォールに接している絶縁サイドウォールスペーサを有し、
前記サイドウォールスペーサに埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成される導電層を有し、前記導電層は、前記ゲート電極及び前記活性領域から電気的に絶縁されているものであり、
前記埋め込まれた導電層は、金属及び金属シリサイドのうちから選択された導電材料を含む、
半導体デバイス。 - 前記活性領域は、ソース及びドレイン領域を含む、
請求項１記載の半導体デバイス。 - 前記ゲート電極と前記活性領域間に挿入されたゲート絶縁層を更に含む、
請求項１記載の半導体デバイス。 - 前記サイドウォールスペーサは、窒化シリコンを含む、
請求項１記載の半導体デバイス。 - 前記埋め込まれた導電層の膜厚は、５０Å〜３００Åである、
請求項１記載の半導体デバイス。 - 前記サイドウォールスペーサの幅は、３００Å〜２０００Åである、
請求項１記載の半導体デバイス。 - 前記埋め込まれた導電層の幅は、１００Å〜１８００Åである、
請求項１記載の半導体デバイス。 - 前記導電層は、ゲート電極側壁から、５０Å〜５００Å離間されている、
請求項１記載の半導体デバイス。 - 前記埋め込まれた導電層は、フローティング状態である、
請求項１記載の半導体デバイス。 - 半導体デバイスであって、
トランジスタが形成された半導体基板を有し、前記トランジスタは、前記基板上に形成された互いに対向するサイドウォールを備えたゲート電極を含むものであり、
前記基板上に形成されたソース／ドレイン領域及び前記ソース／ドレイン領域よりも薄く形成されるソース／ドレイン伸長領域を含む活性領域を有し、
ゲート電極対向サイドウォールに沿って形成されるとともに当該ゲート電極対向サイドウォールに接している絶縁サイドウォールスペーサを有し、
前記サイドウォールスペーサに埋め込まれ、前記ソース／ドレイン伸長領域を覆うように形成される導電層を有し、前記導電層は、前記ゲート電極及び前記活性領域から電気的に絶縁されているものであり、
前記埋め込まれた導電層は、導電性ポリシリコンを含む、
半導体デバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/022,847 US6727534B1 (en) | 2001-12-20 | 2001-12-20 | Electrically programmed MOS transistor source/drain series resistance |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003555591A Division JP4514022B2 (ja) | 2001-12-20 | 2002-12-19 | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010177690A true JP2010177690A (ja) | 2010-08-12 |
Family
ID=21811729
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003555591A Expired - Fee Related JP4514022B2 (ja) | 2001-12-20 | 2002-12-19 | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
| JP2010077347A Pending JP2010177690A (ja) | 2001-12-20 | 2010-03-30 | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003555591A Expired - Fee Related JP4514022B2 (ja) | 2001-12-20 | 2002-12-19 | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6727534B1 (ja) |
| EP (1) | EP1456888B1 (ja) |
| JP (2) | JP4514022B2 (ja) |
| KR (1) | KR100947897B1 (ja) |
| CN (1) | CN100403547C (ja) |
| AU (1) | AU2002359842A1 (ja) |
| DE (1) | DE60237110D1 (ja) |
| WO (1) | WO2003054969A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2840453B1 (fr) * | 2002-06-04 | 2005-06-24 | St Microelectronics Sa | Procede de fabrication d'un transistor mos de longueur de grille reduite, et circuit integre comportant un tel transistor |
| US6891234B1 (en) * | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
| KR100776139B1 (ko) * | 2006-11-30 | 2007-11-15 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 |
| US7723785B2 (en) | 2007-07-31 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance power MOS structure |
| US7915128B2 (en) * | 2008-02-29 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor devices |
| US8698240B2 (en) | 2010-05-25 | 2014-04-15 | Macronix International Co., Ltd. | Double diffused drain metal-oxide-simiconductor devices with floating poly thereon and methods of manufacturing the same |
| WO2017151148A1 (en) * | 2016-03-04 | 2017-09-08 | Intel Corporation | Field effect transistors with a gated oxide semiconductor source/drain spacer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325967A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH10144918A (ja) * | 1996-11-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000223700A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体装置及びその製造方法 |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667857B2 (ja) * | 1988-02-12 | 1997-10-27 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5234852A (en) * | 1990-10-10 | 1993-08-10 | Sgs-Thomson Microelectronics, Inc. | Sloped spacer for MOS field effect devices comprising reflowable glass layer |
| US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
| KR940005293B1 (ko) * | 1991-05-23 | 1994-06-15 | 삼성전자 주식회사 | 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 |
| WO1993009567A1 (en) * | 1991-10-31 | 1993-05-13 | Vlsi Technology, Inc. | Auxiliary gate lightly doped drain (agldd) structure with dielectric sidewalls |
| GB9219268D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| GB2292008A (en) * | 1994-07-28 | 1996-02-07 | Hyundai Electronics Ind | A split gate type flash eeprom cell |
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
| CN1034894C (zh) * | 1995-05-04 | 1997-05-14 | 中国科学院微电子中心 | 一种高电子迁移率晶体管器件的自对准制作的方法 |
| CN1157480A (zh) * | 1995-08-30 | 1997-08-20 | 摩托罗拉公司 | 用栅电极易处置隔层形成单边缓变沟道半导体器件的方法 |
| US5719424A (en) * | 1995-10-05 | 1998-02-17 | Micron Technology, Inc. | Graded LDD implant process for sub-half-micron MOS devices |
| US5726081A (en) * | 1995-10-18 | 1998-03-10 | United Microelectronics Corp. | Method of fabricating metal contact of ultra-large-scale integration metal-oxide semiconductor field effect transistor with silicon-on-insulator structure |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| TW387151B (en) * | 1998-02-07 | 2000-04-11 | United Microelectronics Corp | Field effect transistor structure of integrated circuit and the manufacturing method thereof |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| US6194272B1 (en) * | 1998-05-19 | 2001-02-27 | Mosel Vitelic, Inc. | Split gate flash cell with extremely small cell size |
| KR100269510B1 (ko) * | 1998-05-20 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
| US6207530B1 (en) | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
| KR100269336B1 (ko) * | 1998-09-16 | 2000-10-16 | 윤종용 | 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법 |
| US6051470A (en) * | 1999-01-15 | 2000-04-18 | Advanced Micro Devices, Inc. | Dual-gate MOSFET with channel potential engineering |
| TW408377B (en) * | 1999-03-26 | 2000-10-11 | United Microelectronics Corp | Method for manufacturing semiconductor devices |
| US6461951B1 (en) * | 1999-03-29 | 2002-10-08 | Advanced Micro Devices, Inc. | Method of forming a sidewall spacer to prevent gouging of device junctions during interlayer dielectric etching including silicide growth over gate spacers |
| US6306701B1 (en) * | 1999-04-20 | 2001-10-23 | United Microelectronics Corp. | Self-aligned contact process |
| US6180490B1 (en) | 1999-05-25 | 2001-01-30 | Chartered Semiconductor Manufacturing Ltd. | Method of filling shallow trenches |
| US6214653B1 (en) | 1999-06-04 | 2001-04-10 | International Business Machines Corporation | Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate |
| US6300172B1 (en) | 1999-10-01 | 2001-10-09 | Chartered Semiconductor Manufacturing Ltd. | Method of field isolation in silicon-on-insulator technology |
| US6512273B1 (en) * | 2000-01-28 | 2003-01-28 | Advanced Micro Devices, Inc. | Method and structure for improving hot carrier immunity for devices with very shallow junctions |
| US6483154B1 (en) * | 2000-10-05 | 2002-11-19 | Advanced Micro Devices, Inc. | Nitrogen oxide plasma treatment for reduced nickel silicide bridging |
| US6507123B1 (en) * | 2000-10-05 | 2003-01-14 | Advanced Micro Devices, Inc. | Nickel silicide process using UDOX to prevent silicide shorting |
| JP2002329861A (ja) * | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2003179224A (ja) * | 2001-12-10 | 2003-06-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-12-20 US US10/022,847 patent/US6727534B1/en not_active Expired - Lifetime
-
2002
- 2002-12-19 EP EP02794406A patent/EP1456888B1/en not_active Expired - Lifetime
- 2002-12-19 WO PCT/US2002/041330 patent/WO2003054969A1/en active Application Filing
- 2002-12-19 AU AU2002359842A patent/AU2002359842A1/en not_active Abandoned
- 2002-12-19 CN CNB028257383A patent/CN100403547C/zh not_active Expired - Lifetime
- 2002-12-19 DE DE60237110T patent/DE60237110D1/de not_active Expired - Lifetime
- 2002-12-19 KR KR1020047009730A patent/KR100947897B1/ko not_active IP Right Cessation
- 2002-12-19 JP JP2003555591A patent/JP4514022B2/ja not_active Expired - Fee Related
-
2010
- 2010-03-30 JP JP2010077347A patent/JP2010177690A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325967A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH10144918A (ja) * | 1996-11-11 | 1998-05-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000223700A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005514772A (ja) | 2005-05-19 |
| KR100947897B1 (ko) | 2010-03-17 |
| EP1456888B1 (en) | 2010-07-21 |
| CN100403547C (zh) | 2008-07-16 |
| AU2002359842A1 (en) | 2003-07-09 |
| DE60237110D1 (de) | 2010-09-02 |
| US6727534B1 (en) | 2004-04-27 |
| WO2003054969A1 (en) | 2003-07-03 |
| KR20040071742A (ko) | 2004-08-12 |
| JP4514022B2 (ja) | 2010-07-28 |
| EP1456888A1 (en) | 2004-09-15 |
| CN1606811A (zh) | 2005-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100767950B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7384834B2 (en) | Semiconductor device and a method of manufacturing the same | |
| TWI390666B (zh) | 絕緣體上半導體裝置之製造方法 | |
| KR100443475B1 (ko) | 반도체장치 및 그 제조방법 | |
| US8390080B2 (en) | Transistor with dopant-bearing metal in source and drain | |
| US9035399B2 (en) | Structure for facilitating the simultaneous silicidation of a polysilicon gate and source/drain of a semiconductor device | |
| US9245975B2 (en) | Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length | |
| JP5544367B2 (ja) | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 | |
| US20110006373A1 (en) | Transistor Structure | |
| JP2008518475A (ja) | 結晶方向の異なるシリコン層を備えたシリコン−オン−インシュレータ半導体デバイスと、シリコン−オン−インシュレータの半導体デバイスを形成する方法 | |
| US7449403B2 (en) | Method for manufacturing semiconductor device | |
| JP2010177690A (ja) | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ | |
| TWI409948B (zh) | 製造具有不同高度接觸線之高密集度ｍｏｓｆｅｔ電路的結構與方法 | |
| JP2001156290A (ja) | 半導体装置 | |
| US20090050980A1 (en) | Method of forming a semiconductor device with source/drain nitrogen implant, and related device | |
| JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
| JP2012028562A (ja) | 半導体装置の製造方法 | |
| WO2014009991A1 (ja) | ３次元構造のｍｏｓｆｅｔ及びその製造方法 | |
| US6638829B1 (en) | Semiconductor structure having a metal gate electrode and elevated salicided source/drain regions and a method for manufacture | |
| US7075155B1 (en) | Structure for protecting a semiconductor circuit from electrostatic discharge and a method for forming the structure | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| KR100674645B1 (ko) | 반도체 소자 제조 방법 | |
| JP2001257343A (ja) | 半導体集積回路装置 | |
| JP2005276989A (ja) | 半導体装置の製造方法 | |
| JP2004014941A (ja) | 半導体装置、これを用いた回路、および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120912 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130227 |