JPS6325967A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6325967A JPS6325967A JP61167934A JP16793486A JPS6325967A JP S6325967 A JPS6325967 A JP S6325967A JP 61167934 A JP61167934 A JP 61167934A JP 16793486 A JP16793486 A JP 16793486A JP S6325967 A JPS6325967 A JP S6325967A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- information
- memory cell
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007667 floating Methods 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 230000006870 function Effects 0.000 claims description 6
- 230000006386 memory function Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 206010000060 Abdominal distension Diseases 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 208000024330 bloating Diseases 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に。
読出専用の不揮発性記憶機能を有する半導体集積回路装
置（以下、マスクＲＯＭという）に適用して有効な技術
に関するものである。
置（以下、マスクＲＯＭという）に適用して有効な技術
に関するものである。
横型のマスクＲＯＭはｌＭＩＳＦＥＴでメモリセルを構
成している。１つのメモリセルには、情報” ｏ ”又
は′″１１パ ［ｂｉヒ］が記憶される。
成している。１つのメモリセルには、情報” ｏ ”又
は′″１１パ ［ｂｉヒ］が記憶される。
この種のマスクＲＯＭにおいては、１ ［ｂｉｊｌの情
報を記憶する１つのメモリセルを１つのＭＩＳＦＥＴで
構成するので、比較的、高装積化を図り易い特徴がある
。
報を記憶する１つのメモリセルを１つのＭＩＳＦＥＴで
構成するので、比較的、高装積化を図り易い特徴がある
。
なお、マスクＲＯＭについては１例えば、特開昭５６−
１３０９６３号公報に記載されている。
１３０９６３号公報に記載されている。
本発明者は、前述のマスクＲＯＭにおける検討の結果、
次の問題点が生じることを見出した。
次の問題点が生じることを見出した。
メモリセルに記憶される情報がｌ ［ｂｉｔ、］である
ため、情報の大容量化を図るには、メモリセル面積を縮
小する必要がある。ところが、２ ［ｂｉｔｌを構成す
るために、メモリセル面積を一度に２分の１程度にする
微細加工の進展を期待することはできないので、高集積
化に限界があり、情報の大容量化を図ることができない
。
ため、情報の大容量化を図るには、メモリセル面積を縮
小する必要がある。ところが、２ ［ｂｉｔｌを構成す
るために、メモリセル面積を一度に２分の１程度にする
微細加工の進展を期待することはできないので、高集積
化に限界があり、情報の大容量化を図ることができない
。
本発明の目的は、マスクＲＯＭにおいて、情報の大容量
化を図ることが可能な技術を提供することにある。
化を図ることが可能な技術を提供することにある。
本発明の他の目的は、マスクＲＯＭにおいて。
１つのメモリセルに記憶できる情報量を増大し。
情報の大容量化を図ることが可能な技術を提供すること
にある。
にある。
本発明の他の目的は、マスクＲＯＭにおいて。
メモリセル面積を低減し、しかも、１つのメモリセルに
記憶できる情報量を増大し、情報の大容量化を図ること
が可能な技術を提供することにある。
記憶できる情報量を増大し、情報の大容量化を図ること
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
マスクＲＯＭにおいて、メモリセルを構成するＭ Ｉ
Ｓ ＦＥＴのゲート電極の両側部に、しきい値電圧を制
御する不純物が、夫々、独立に導入されたフローティン
グゲート電極を設ける。
Ｓ ＦＥＴのゲート電極の両側部に、しきい値電圧を制
御する不純物が、夫々、独立に導入されたフローティン
グゲート電極を設ける。
上記した手段によれば、１つのメモリセルに２［ｂｉし
］の情報を記憶させることができるので。
］の情報を記憶させることができるので。
マスクＲＯＭの情報の大容量化を図ることができる。
以下、本発明の構成について、本発明をｎチャネルＭＩ
ＳＦＥＴをメモリセルとする横型マスクＲＯＭに適用し
た一実施例とともに説明する。
ＳＦＥＴをメモリセルとする横型マスクＲＯＭに適用し
た一実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の一実施例である横型マスクＲＯＭのメモリセル
アレイを第１図（要部平面図）で示し、第１図の■−■
線で切った断面を第２図で示す。第１図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。
アレイを第１図（要部平面図）で示し、第１図の■−■
線で切った断面を第２図で示す。第１図は、本実施例の
構成をわかり易くするために、各導電層間に設けられる
フィールド絶縁膜以外の絶縁膜は図示しない。
第１図及び第２図において、１は単結晶シリコンからな
るＰ−型の半導体基板（又はウェル領域）である、２は
フィールド絶縁膜、３はｐ型のチャネルストッパ領域で
あり、これらは半導体素子間を電気的に分離するように
構成されている。
るＰ−型の半導体基板（又はウェル領域）である、２は
フィールド絶縁膜、３はｐ型のチャネルストッパ領域で
あり、これらは半導体素子間を電気的に分離するように
構成されている。
メモリセルを構成するｎチャネルＭ Ｉ Ｓ ＦＥＴＱ
ｒｎは、フィールド絶縁膜２で囲まれた領域の半導体
基板１の主面に設けられている。すなわち。
ｒｎは、フィールド絶縁膜２で囲まれた領域の半導体
基板１の主面に設けられている。すなわち。
ＭＩＳＦＥＴＱｍは、主に、半導体基板１、ゲート絶縁
膜４．ゲート電極５、絶縁膜６、フローティングゲート
電極７、ソース領域又はドレイン領域であるｒｌ’型の
半導体領域９で構成されている。
膜４．ゲート電極５、絶縁膜６、フローティングゲート
電極７、ソース領域又はドレイン領域であるｒｌ’型の
半導体領域９で構成されている。
このＭＩＳＦＥＴＱｍは、一方の半導体領域９を隣接す
る他の３つのＭＩＳＦＥＴＱｍの一方の半導体領域９と
一体に構成し、メモリセルアレイを構成している。つま
り、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｍは、フィールド絶
縁膜２（分離領域）に要する面積を縮小するように構成
されている。ソース領域（又はドレイン領域）である半
導体領域９には、層間絶縁膜１０に設けられた接続孔１
１を通して、ソースｆｉ（Ｓ Ｌ又はデータａＤＬ）１
２が接続されている。
る他の３つのＭＩＳＦＥＴＱｍの一方の半導体領域９と
一体に構成し、メモリセルアレイを構成している。つま
り、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｍは、フィールド絶
縁膜２（分離領域）に要する面積を縮小するように構成
されている。ソース領域（又はドレイン領域）である半
導体領域９には、層間絶縁膜１０に設けられた接続孔１
１を通して、ソースｆｉ（Ｓ Ｌ又はデータａＤＬ）１
２が接続されている。
ドレイン領域（又はソース領域）である半導体領域９に
は、前記接続孔１１を通して、データ線（ＤＬ又はソー
ス線ＳＬ）が接続されている。ソース線及びデータ線１
２は、行方向に延在するように構成されている。
は、前記接続孔１１を通して、データ線（ＤＬ又はソー
ス線ＳＬ）が接続されている。ソース線及びデータ線１
２は、行方向に延在するように構成されている。
半導体基板１は、ＭＩＳＦＥＴＱｍのチャネル形成領域
として使用される。
として使用される。
前記ゲート電極５は、抵抗値を低減するｎ型不純物（例
えば、Ｐ、Ａｓ）が導入された多結晶シリコン膜で構成
されている。また、ゲートｆｆ電極５は。
えば、Ｐ、Ａｓ）が導入された多結晶シリコン膜で構成
されている。また、ゲートｆｆ電極５は。
例えば、単層の多結晶シリコン膜、高融点金属シリサイ
ド（ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ５ｉｉ 、ＷＳｉ２
）膜若しくは高融点金属（Ｍ ｏ 、 Ｔ ｉ 、 Ｔ
ａ 、 Ｗ ）膜、或は多結晶シリコン膜の上部に高
融点金属シリサイド膜若しくは高融点金属膜を設けた複
合膜で構成してもよい。
ド（ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ５ｉｉ 、ＷＳｉ２
）膜若しくは高融点金属（Ｍ ｏ 、 Ｔ ｉ 、 Ｔ
ａ 、 Ｗ ）膜、或は多結晶シリコン膜の上部に高
融点金属シリサイド膜若しくは高融点金属膜を設けた複
合膜で構成してもよい。
ゲート電極５は、列方向に配置された他のＭＩＳＦＥＴ
Ｑｍのゲート電極５と一体に構成されており、列方向に
延在するワード線（ＷＬ）５Ａを構成している。
Ｑｍのゲート電極５と一体に構成されており、列方向に
延在するワード線（ＷＬ）５Ａを構成している。
半導体領域９は、フローティングゲート電極７の端部の
半導体基板１の主面部に、フローティングゲート電極７
に対して自己整合的に構成されている。
半導体基板１の主面部に、フローティングゲート電極７
に対して自己整合的に構成されている。
フローティングゲート電極７は、ゲート電極５の両側部
に、夫々、絶縁膜６を介して自己整合的に設けられてい
る。このフローティングゲート電極７は、例えば、多結
晶シリコン膜で構成されており、夫々、独立にｎ型不純
物（例えば、Ｂ）又はｎ型不純物（例えば、Ｐ）が導入
されている。フローティングゲート電極７の電位は、ゲ
ート電極５、絶縁膜６及びフローティングゲート電極７
で構成される寄生容量の容量値と、フローティングゲー
ト電極７、ゲート絶縁膜４及び半導体領域９で構成され
る寄生容量の容量値とで設定される。、このように構成
されるＭＩ ＳＦＥＴＱｍのしきい値電圧（Ｖｔｈ）は
、フローティングゲート電極７の電位と、フローティン
グゲート電極７に導入される不純物とで実質的に制御さ
れる。Ｐ型不純物が導入されたフローティングゲート電
極７は、ｎ型不純物が導入されたフローティングゲート
電極７に比べて、ＭＩ ＳＦＥＴＱｍのしきい値電圧を
約１．２ ［：Ｖ］程度高く設定することができる。こ
のしきい値電圧の差は、物理的な仕事関数差により得る
ことができる。さらに、ＭＩＳＦＥＴＱｍのしきい値電
圧は、ソース領域側（ソース線１２側）、つまり、電位
の低い側に設けられたフローティングゲート塩ｔ！７に
より支配される、ドレイン領域側（データ線１２側）、
つまり、電位の高い側に設けられたフローティングゲー
トｆｆ１ｆ４７は、しきい値電圧の制御に寄与しない。
に、夫々、絶縁膜６を介して自己整合的に設けられてい
る。このフローティングゲート電極７は、例えば、多結
晶シリコン膜で構成されており、夫々、独立にｎ型不純
物（例えば、Ｂ）又はｎ型不純物（例えば、Ｐ）が導入
されている。フローティングゲート電極７の電位は、ゲ
ート電極５、絶縁膜６及びフローティングゲート電極７
で構成される寄生容量の容量値と、フローティングゲー
ト電極７、ゲート絶縁膜４及び半導体領域９で構成され
る寄生容量の容量値とで設定される。、このように構成
されるＭＩ ＳＦＥＴＱｍのしきい値電圧（Ｖｔｈ）は
、フローティングゲート電極７の電位と、フローティン
グゲート電極７に導入される不純物とで実質的に制御さ
れる。Ｐ型不純物が導入されたフローティングゲート電
極７は、ｎ型不純物が導入されたフローティングゲート
電極７に比べて、ＭＩ ＳＦＥＴＱｍのしきい値電圧を
約１．２ ［：Ｖ］程度高く設定することができる。こ
のしきい値電圧の差は、物理的な仕事関数差により得る
ことができる。さらに、ＭＩＳＦＥＴＱｍのしきい値電
圧は、ソース領域側（ソース線１２側）、つまり、電位
の低い側に設けられたフローティングゲート塩ｔ！７に
より支配される、ドレイン領域側（データ線１２側）、
つまり、電位の高い側に設けられたフローティングゲー
トｆｆ１ｆ４７は、しきい値電圧の制御に寄与しない。
これは一つには、フローティングゲート電Ｖｊ、７下の
チャネル形成領域が、半導体領域９と半導体基板１との
ｐｎ接合部から半導体基板１内に形成される空乏領域内
に入るためである。又、読出時フローティングゲート電
極７の電位がゲート電極５及び半導体領域９の高電位と
の結合容量により充分高い値となるためである。
チャネル形成領域が、半導体領域９と半導体基板１との
ｐｎ接合部から半導体基板１内に形成される空乏領域内
に入るためである。又、読出時フローティングゲート電
極７の電位がゲート電極５及び半導体領域９の高電位と
の結合容量により充分高い値となるためである。
本発明は、このフローティングゲート電極７でしきい値
電圧を制御し、第３図及び第４図（ＭＩＳＦＥＴＱｍの
模写図）に示すように、情報の書込みを行うことができ
るようにしたものである。
電圧を制御し、第３図及び第４図（ＭＩＳＦＥＴＱｍの
模写図）に示すように、情報の書込みを行うことができ
るようにしたものである。
第３図に示すＭＩ ＳＦＥＴＱｍは、情報読出動作で選
択されるとソース領域、ドレイン領域間が導通するよう
になっており、情報” ０ ” （又は゛１′″）が記
憶されている。つまり、ＭＩ ＳＦＥＴＱｍは、情報続
出期間内にデータ線１２のプリチャージ電位Ｖｄが減少
しソース線１２の電位に近づく、具体的には、ゲート電
極５（ワード線）の選択電位は例えば３．０ ［Ｖ］
、データ線１２のプリチャージ電位Ｖ ｄ ハ例えば３
．０［Ｖコ、’／−ス１！１２の電位は例えばＯ［Ｖ］
である。ソース領域側のフローティングゲート電極７の
電位は、前述の寄生容量比を１：１とすると、約１．５
［Ｖ］になる。すなわち、ｎ型不純物が導入されたフ
ローティングゲート電極７をソース領域側に設けたＭＩ
ＳＦＥＴＱｍは１通常のしきい値電圧である例えば約０
゜８ ［Ｖ］に設定されるので１通する。
択されるとソース領域、ドレイン領域間が導通するよう
になっており、情報” ０ ” （又は゛１′″）が記
憶されている。つまり、ＭＩ ＳＦＥＴＱｍは、情報続
出期間内にデータ線１２のプリチャージ電位Ｖｄが減少
しソース線１２の電位に近づく、具体的には、ゲート電
極５（ワード線）の選択電位は例えば３．０ ［Ｖ］
、データ線１２のプリチャージ電位Ｖ ｄ ハ例えば３
．０［Ｖコ、’／−ス１！１２の電位は例えばＯ［Ｖ］
である。ソース領域側のフローティングゲート電極７の
電位は、前述の寄生容量比を１：１とすると、約１．５
［Ｖ］になる。すなわち、ｎ型不純物が導入されたフ
ローティングゲート電極７をソース領域側に設けたＭＩ
ＳＦＥＴＱｍは１通常のしきい値電圧である例えば約０
゜８ ［Ｖ］に設定されるので１通する。
また、第４図に示すＭＩＳＦＥＴＱｍは、情報読出動作
で選択されても非導通状態であり、情報”１”（又は０
″′）が記憶されている。つまり、ＭＩＳＦＥＴＱｍは
、情報読出期間内にデータ線１２のプリチャージ電位Ｖ
ｄを実質的に変化させない、具体的には、Ｐ型不純物が
導入されたフローティングゲート電極！極７をソース領
域側に設けたＭＩ ＳＦＥＴＱｍは９通常の約０．８［
Ｖコのしきい値電圧が仕事関数で約２．０（＝０．８＋
１．２） ［Ｖ］のしきい値電圧に設定されるので導通
しない（フローティングゲート電極７の電位は１．５
［Ｖ］ ”） ’。
で選択されても非導通状態であり、情報”１”（又は０
″′）が記憶されている。つまり、ＭＩＳＦＥＴＱｍは
、情報読出期間内にデータ線１２のプリチャージ電位Ｖ
ｄを実質的に変化させない、具体的には、Ｐ型不純物が
導入されたフローティングゲート電極！極７をソース領
域側に設けたＭＩ ＳＦＥＴＱｍは９通常の約０．８［
Ｖコのしきい値電圧が仕事関数で約２．０（＝０．８＋
１．２） ［Ｖ］のしきい値電圧に設定されるので導通
しない（フローティングゲート電極７の電位は１．５
［Ｖ］ ”） ’。
そして、ソース１７．１２とデータ線１２との機能を入
れ換える（ソース領域とドレイン領域との機能を入れ換
える）と、前述と同様に、ＭＩＳＦＥＴＱｍは、ソース
領域側に設けられたフローティングゲート電極７でしき
い値電圧が設定され、導通、非導通状態になる。つまり
、ＭＩＳＦＥＴＱｍは、情報読出動作でソース領域とド
レイン領域とを入れ換えることにより１両方向、独立に
導通。
れ換える（ソース領域とドレイン領域との機能を入れ換
える）と、前述と同様に、ＭＩＳＦＥＴＱｍは、ソース
領域側に設けられたフローティングゲート電極７でしき
い値電圧が設定され、導通、非導通状態になる。つまり
、ＭＩＳＦＥＴＱｍは、情報読出動作でソース領域とド
レイン領域とを入れ換えることにより１両方向、独立に
導通。
非導通を行えるように、フローティングゲート電極７で
しきい値電圧を制御することができる。
しきい値電圧を制御することができる。
このように、マスクＲＯＭにおいて、ＭＩＳＦＥＴＱｍ
のゲート電ＦＩＡ７の両側部に、しきい値電圧を制御す
る不純物が、夫々、独立に導入されたフローティングゲ
ート電極７を設けることにより、１つのメモリセルに２
［ｂｉｊｌの情報を記憶させることができるので、情
報の大容量化を図ることができる。
のゲート電ＦＩＡ７の両側部に、しきい値電圧を制御す
る不純物が、夫々、独立に導入されたフローティングゲ
ート電極７を設けることにより、１つのメモリセルに２
［ｂｉｊｌの情報を記憶させることができるので、情
報の大容量化を図ることができる。
なお、第１図に示すように、フローティングゲート電極
７は、ゲートｆＩ！極５及びワードｆｉ５Ａの延在する
方向に延在し、隣接する他のＭＩＳＦＥＴＱｍのブロー
ティングゲート電極７と接続されているが、しきい値電
圧の制御に対する影響はない、また、隣接するＭＩＳＦ
ＥＴＱｍの夫々のフローティングゲート電極７間は、切
断してもよい。
７は、ゲートｆＩ！極５及びワードｆｉ５Ａの延在する
方向に延在し、隣接する他のＭＩＳＦＥＴＱｍのブロー
ティングゲート電極７と接続されているが、しきい値電
圧の制御に対する影響はない、また、隣接するＭＩＳＦ
ＥＴＱｍの夫々のフローティングゲート電極７間は、切
断してもよい。
次に１本実施例の製造方法に゛ついて、第５図乃至第８
図（ＭＩ ＳＦＥＴＱｍの各製造工程毎の断面図）を用
いて簡単に説明する。
図（ＭＩ ＳＦＥＴＱｍの各製造工程毎の断面図）を用
いて簡単に説明する。
まず、ＭＩＳＦＥＴＱｍ形成領域間の半導体基板１の主
面に、フィールド絶ａｖ２及びｐ型のチャネルストッパ
領域３を形成する。
面に、フィールド絶ａｖ２及びｐ型のチャネルストッパ
領域３を形成する。
この後、第５図に示すように、ＭＩＳＦＥＴ０ｍ形成領
域の半導体基板１の主面上に、ゲート絶！１１１４を形
成する。このゲート絶縁膜４は、フローティングゲート
［極７下のしきい値電圧を高め、情報の判定を確実に行
えるように、できる限り薄い膜厚で形成することが望ま
しい、また、ゲート絶縁膜４は、ソース領域、ドレイン
領域間に流れるチャネル電流量を高めるためにも、薄い
膜厚で形成することが望ましい。
域の半導体基板１の主面上に、ゲート絶！１１１４を形
成する。このゲート絶縁膜４は、フローティングゲート
［極７下のしきい値電圧を高め、情報の判定を確実に行
えるように、できる限り薄い膜厚で形成することが望ま
しい、また、ゲート絶縁膜４は、ソース領域、ドレイン
領域間に流れるチャネル電流量を高めるためにも、薄い
膜厚で形成することが望ましい。
次に、ゲート絶縁膜４上にゲート電極５を形成し、第６
図に示すように、ゲート電極５の両側部のゲート絶縁膜
４上に、絶ｌ＃膜６を介在させてフローティングゲート
電極７を形成する。
図に示すように、ゲート電極５の両側部のゲート絶縁膜
４上に、絶ｌ＃膜６を介在させてフローティングゲート
電極７を形成する。
ゲート電極５は１例えば、ＣＶＤで形成した多結晶シリ
コン膜に、抵抗値を低減するｎ型不純物を導入した後、
反応性イオンエツチング（ＲＩＥ）でパターンニングす
ることで形成できる。ｎ型不純物としては、例えば、Ｐ
又はＡｓを用いる。
コン膜に、抵抗値を低減するｎ型不純物を導入した後、
反応性イオンエツチング（ＲＩＥ）でパターンニングす
ることで形成できる。ｎ型不純物としては、例えば、Ｐ
又はＡｓを用いる。
絶８１１０６は、例えば、ゲートｆｆ電極５の表面を酸
化して形成した酸化シリコン膜で形成する。
化して形成した酸化シリコン膜で形成する。
フローティングゲート電ｔＴＡ７は、絶８膜６を介在さ
せて、ゲート絶縁膜５を覆う多結晶シリコン膜をＣＶＤ
で形成し、Ｐ型不純物を導入した後１反応性イオンエツ
チング（ＲＩＥ）を施すことで形成できる。ｐ型不純物
は、メモリセルに情報″゛１″（又は’０”）を記憶さ
せるしきい値電圧を設定するため、例えば、 １０１４
〜１０” ’ ［ａｔ、ｏｍｓ／ａｍ２コ程度の濃度
のＢをイオン打込みで導入する。Ｐ型不純物は、フロー
ティングゲート電極７下のしきい値電圧を高め、情報の
判定を確実に行えるように、できる限り高い濃度で導入
することが望ましく１゜ 前記フローティングゲート電極７は、ＣＶＤで形成した
多結晶シリコン膜の膜厚と、反応性イオンエツチング量
とでチャネル長方向の膜厚を制御する。この膜厚の制御
性は良好である。しかも、フローティングゲート電極７
は、ゲート電極５に対して自己整合的に形成されている
ので、製造工程におけるマスク合せ余裕を低減すること
ができる。つまり、ＭＩ ＳＦＥＴＱｍは、マスク合せ
余裕を必要とする製造手段に比べて、フローティングゲ
ート電極７に要する面積を縮小することができる。
せて、ゲート絶縁膜５を覆う多結晶シリコン膜をＣＶＤ
で形成し、Ｐ型不純物を導入した後１反応性イオンエツ
チング（ＲＩＥ）を施すことで形成できる。ｐ型不純物
は、メモリセルに情報″゛１″（又は’０”）を記憶さ
せるしきい値電圧を設定するため、例えば、 １０１４
〜１０” ’ ［ａｔ、ｏｍｓ／ａｍ２コ程度の濃度
のＢをイオン打込みで導入する。Ｐ型不純物は、フロー
ティングゲート電極７下のしきい値電圧を高め、情報の
判定を確実に行えるように、できる限り高い濃度で導入
することが望ましく１゜ 前記フローティングゲート電極７は、ＣＶＤで形成した
多結晶シリコン膜の膜厚と、反応性イオンエツチング量
とでチャネル長方向の膜厚を制御する。この膜厚の制御
性は良好である。しかも、フローティングゲート電極７
は、ゲート電極５に対して自己整合的に形成されている
ので、製造工程におけるマスク合せ余裕を低減すること
ができる。つまり、ＭＩ ＳＦＥＴＱｍは、マスク合せ
余裕を必要とする製造手段に比べて、フローティングゲ
ート電極７に要する面積を縮小することができる。
次に、ゲートｆｆｉ ｔＭ ５及びフローテイングゲー
トｆｆ１ｔ１７を覆う絶縁膜８Ａ、及びソース領域、ド
レイン領域形成領域の半導体基板１上を覆う絶縁膜８Ｂ
を形成する。絶縁膜８Ａは、絶ａ膜８Ｂに比べて厚い膜
厚で形成するために、例えば、夫々の表面を酸化して形
成した酸化シリコン膜を用いる。
トｆｆ１ｔ１７を覆う絶縁膜８Ａ、及びソース領域、ド
レイン領域形成領域の半導体基板１上を覆う絶縁膜８Ｂ
を形成する。絶縁膜８Ａは、絶ａ膜８Ｂに比べて厚い膜
厚で形成するために、例えば、夫々の表面を酸化して形
成した酸化シリコン膜を用いる。
つまり、絶縁膜８Ａは、単結晶シリコンからなる半導体
基板ｌに比べて、多結晶シリコン膜の酸化速度が速い性
質を利用し形成する。絶ａ膜８Ａは。
基板ｌに比べて、多結晶シリコン膜の酸化速度が速い性
質を利用し形成する。絶ａ膜８Ａは。
ソース領域及びドレイン領域を形成するためのｎ型不純
物の導入を防止するマスクとして使用する。
物の導入を防止するマスクとして使用する。
絶縁膜８Ｂは、前記ｎ型不純物の導入による半導体基板
１表面の損傷を緩和するバッファ層及び汚染をゲッタリ
ングするマスクとして使用する。
１表面の損傷を緩和するバッファ層及び汚染をゲッタリ
ングするマスクとして使用する。
次に、主として、絶縁膜８Ａ及びフィールド絶縁膜２を
不純物導入用マスクとして用い、第７図に示すように、
フローティングゲート電極７の側部にｎ゛型の半導体領
域９を形成する。半導体領域９は、ソース領域又はトレ
イン領域を形成する。
不純物導入用マスクとして用い、第７図に示すように、
フローティングゲート電極７の側部にｎ゛型の半導体領
域９を形成する。半導体領域９は、ソース領域又はトレ
イン領域を形成する。
半導体領域９は、フローティングゲート電極１極７に導
入さ汎ないように１例えば１０” ［ａｔｏｍｓ／ｃ
ｍ”コ程度の濃度のＡｓをイオン打込みで導入する。
入さ汎ないように１例えば１０” ［ａｔｏｍｓ／ｃ
ｍ”コ程度の濃度のＡｓをイオン打込みで導入する。
この半導体領域９を形成する工程で、 Ｍ Ｉ Ｓ Ｆ
ＥＴＱｍは完成する。
ＥＴＱｍは完成する。
次に、第８図に示すように、ゲー）−１！ ｔ！ ５の
一側部又は両側部の所定のブローティングゲート１陽７
にｎ型不純物を導入し、情報の書込みを行う。
一側部又は両側部の所定のブローティングゲート１陽７
にｎ型不純物を導入し、情報の書込みを行う。
ｎ型不純物は、イオン打込みにより、フローティングゲ
ート電極７に導入されたＢ濃度に比べて。
ート電極７に導入されたＢ濃度に比べて。
高濃度に導入される。ｎ型不純物の導入は、例えば、フ
ォトレジスト膜（情報書込用マスク）を用いて行う。
ォトレジスト膜（情報書込用マスク）を用いて行う。
このように、ＭＩ ＳＦＥＴＱｍを形成した後に。
情報の書込みを行うことができるので、製品完成までに
要する時間を短縮することができる。
要する時間を短縮することができる。
次に、前記第１図及び第２図に示すように１層間絶＃膜
１０．接続孔１１及びソース線、データｆｉ１２を順次
形成することにより、マスクＲＯＭは完成する。
１０．接続孔１１及びソース線、データｆｉ１２を順次
形成することにより、マスクＲＯＭは完成する。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。
基づき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。
しない範囲において１種々変形し得ることは勿論である
。
例えば、本発明は、予じめフローティングゲート電極７
にｎ型不純物を導入しておき、所定のフローティングゲ
ートｆ！１７にｎ型不純物を導入して情報の書込みを行
ってもよい。
にｎ型不純物を導入しておき、所定のフローティングゲ
ートｆ！１７にｎ型不純物を導入して情報の書込みを行
ってもよい。
また、フローティングゲートｆｆ電極７の構成としては
、ＲＩＥを用いたサイドウオール構造に限定されない。
、ＲＩＥを用いたサイドウオール構造に限定されない。
例えば、第９図又は第１０図に示すように、ゲート電極
５の下部又は上部に、電極７を形成してもよい。
５の下部又は上部に、電極７を形成してもよい。
第９図に示す構造は、例えば、次のようにして形成され
る。電極７形成のため基板上全面に形成された多結晶シ
リコン膜の一部にｎ型、他の一部にｎ型の不純物を夫々
導入した後、所定の形状にパターニングする。この後、
絶縁膜（シリコン酸化膜）４．１３を形成した後、１を
極５を形成する。
る。電極７形成のため基板上全面に形成された多結晶シ
リコン膜の一部にｎ型、他の一部にｎ型の不純物を夫々
導入した後、所定の形状にパターニングする。この後、
絶縁膜（シリコン酸化膜）４．１３を形成した後、１を
極５を形成する。
さらに、電極５をマスクとして、露出している電極７を
パターニングし、ゲート電極５，７を完成する。この後
、ゲート電極５，７をマスクとして、基板１に不純物を
イオン打込みして、ｎ°型の半導体領域を形成する。こ
のイオン打込みのとき、電極５がマスクとなるので、Ｐ
型の電極７にｎ型不純物が導入されない、なお、１４は
例えばシリコン酸化膜である。
パターニングし、ゲート電極５，７を完成する。この後
、ゲート電極５，７をマスクとして、基板１に不純物を
イオン打込みして、ｎ°型の半導体領域を形成する。こ
のイオン打込みのとき、電極５がマスクとなるので、Ｐ
型の電極７にｎ型不純物が導入されない、なお、１４は
例えばシリコン酸化膜である。
第１０図に示す構造は、例えば１次のようにして形成さ
れる。電極５、絶縁膜（シリコン酸化膜）１３を形成し
た後、基板上全面に多結晶シリコン膜及びシリコン酸化
膜をＣＶＤにより形成する。
れる。電極５、絶縁膜（シリコン酸化膜）１３を形成し
た後、基板上全面に多結晶シリコン膜及びシリコン酸化
膜をＣＶＤにより形成する。
この二層膜を同一パターンにエツチングして、電極７及
びその上のシリコン酸化膜１５を形成する。
びその上のシリコン酸化膜１５を形成する。
次に、ｆｆｉ罹７．５をマスクとして、基板１にｎ型不
純物をイオン打込みして、ｎ°型半導体領域を形成する
。このイオン打込みのとき、絶縁膜１５が存在するので
、ｎ型の電ｔＴＡ７にｎ型不純物が導入されない。
純物をイオン打込みして、ｎ°型半導体領域を形成する
。このイオン打込みのとき、絶縁膜１５が存在するので
、ｎ型の電ｔＴＡ７にｎ型不純物が導入されない。
また、本発明は、ＭＩＳＦＥＴ（メモリセル）のドレイ
ン領域又はソース領域と、隣接する他の１つのＭＩＳＦ
ＥＴのドレイン領域又はソース領域とが一体に構成され
てメモリセルアレイをなすマスクＲＯＭに適用すること
ができる。
ン領域又はソース領域と、隣接する他の１つのＭＩＳＦ
ＥＴのドレイン領域又はソース領域とが一体に構成され
てメモリセルアレイをなすマスクＲＯＭに適用すること
ができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。
って得ることができる効果を簡単に説明すれば１次のと
おりである。
マスクＲＯＭにおいて、メモリセルを構成するＭ Ｉ
Ｓ ＦＥＴのゲートｆｆ１ｔＩの両側部に、しきい値電
圧を制御する不純物が、夫々、独立に導入されたフロー
ティングゲート電極を設けることにより。
Ｓ ＦＥＴのゲートｆｆ１ｔＩの両側部に、しきい値電
圧を制御する不純物が、夫々、独立に導入されたフロー
ティングゲート電極を設けることにより。
１つのメモリセルに２ ［ｂｉｈ］の情報を記憶させる
ことができるので、マスクＲＯＭの情報の大容量化を図
ることができる。
ことができるので、マスクＲＯＭの情報の大容量化を図
ることができる。
第１図は１本発明の一実施例である横型マスクＲＯＭの
メモリセルアレイを示す要部平面図、第２図は、第１図
の■−■線で切った断面図。 第３図及び第４図は、前記第２図に示すＭＩＳＦＥＴＱ
ｍの模写図。 第５図乃至第８図は、本発明の一実施例である横型マス
クＲＯＭのＭＩ ＳＦＥＴＱｍを各製造工程毎に示す断
面図、 第９図及び第１０図は、本発明の他の実施例を示す断面
図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、５
・・・ゲート電極、６・・・絶Ｂｖ、７・・・フローテ
ィングゲート電極！極、８Ａ、８Ｂ・・・絶縁膜、９・
・・半導体領域、１０・・・層間絶縁膜、１１・・・接
続孔、１２・・・ソース線又はデータ線、Ｑｍ・・・Ｍ
ＩＳＦＥＴである。 ／−一−−へ、
メモリセルアレイを示す要部平面図、第２図は、第１図
の■−■線で切った断面図。 第３図及び第４図は、前記第２図に示すＭＩＳＦＥＴＱ
ｍの模写図。 第５図乃至第８図は、本発明の一実施例である横型マス
クＲＯＭのＭＩ ＳＦＥＴＱｍを各製造工程毎に示す断
面図、 第９図及び第１０図は、本発明の他の実施例を示す断面
図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、５
・・・ゲート電極、６・・・絶Ｂｖ、７・・・フローテ
ィングゲート電極！極、８Ａ、８Ｂ・・・絶縁膜、９・
・・半導体領域、１０・・・層間絶縁膜、１１・・・接
続孔、１２・・・ソース線又はデータ線、Ｑｍ・・・Ｍ
ＩＳＦＥＴである。 ／−一−−へ、
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴでメモリセルを構成する読出専用の不
揮発性記憶機能を有する半導体集積回路装置において、
前記ＭＩＳＦＥＴのゲート電極の両側部に、しきい値電
圧を制御する不純物が、夫々、独立に導入されたフロー
ティングゲート電極を設けたことを特徴とする半導体集
積回路装置。 ２、前記フローティングゲート電極は、前記ゲート電極
に対して、自己整合的に構成されていることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記ＭＩＳＦＥＴは、ソース領域側のフローティン
グゲート電極で実質的なしきい値電圧を設定しているこ
とを特徴とする特許請求の範囲第１項に記載の半導体集
積回路装置。 ４、前記ＭＩＳＦＥＴのドレイン領域、ソース領域の夫
々には、データ線、ソース線が接続されており、該デー
タ線、ソース線の夫々は、情報の読出動作において、そ
の機能を入れ換えることができるように構成されている
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置。 ５、前記ＭＩＳＦＥＴは、横型マスクＲＯＭのメモリセ
ルを構成することを特徴とする特許請求の範囲第１項乃
至第４項に記載の夫々の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167934A JPS6325967A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167934A JPS6325967A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6325967A true JPS6325967A (ja) | 1988-02-03 |
Family
ID=15858765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167934A Pending JPS6325967A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325967A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH05211327A (ja) * | 1991-09-19 | 1993-08-20 | Nec Kyushu Ltd | 記憶素子 |
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| JP2005514772A (ja) * | 2001-12-20 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP2007258497A (ja) * | 2006-03-24 | 2007-10-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
-
1986
- 1986-07-18 JP JP61167934A patent/JPS6325967A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH05211327A (ja) * | 1991-09-19 | 1993-08-20 | Nec Kyushu Ltd | 記憶素子 |
| JP2007096342A (ja) * | 1998-07-13 | 2007-04-12 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
| JP4732312B2 (ja) * | 1998-07-13 | 2011-07-27 | 三星電子株式会社 | 不揮発性メモリ装置 |
| JP2005514772A (ja) * | 2001-12-20 | 2005-05-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
| JP2010177690A (ja) * | 2001-12-20 | 2010-08-12 | Advanced Micro Devices Inc | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ |
| JP2004349330A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置、半導体装置及びそれらの製造方法、携帯電子機器、並びにｉｃカード |
| JP2007258497A (ja) * | 2006-03-24 | 2007-10-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2825585B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3150362B2 (ja) | Ｅｐｒｏｍ仮想接地アレイ | |
| JP3523985B2 (ja) | Ｅｅｐｒｏｍ | |
| TWI303457B (en) | Memory with split gate devices and method of fabrication | |
| TW200845312A (en) | Nonvolatile semiconductor memory and manufacturing method thereof | |
| JP2001044391A (ja) | 半導体記憶装置とその製造方法 | |
| KR100367158B1 (ko) | 2트랜지스터 방식의 메모리 셀을 포함하는 비휘발성반도체 메모리 장치 및 그 제조방법 | |
| JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
| JP4661707B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
| JP5275283B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP4461042B2 (ja) | 不揮発性メモリの製造方法 | |
| JPS6325967A (ja) | 半導体集積回路装置 | |
| JPH02222174A (ja) | Ｍｏｓ型半導体装置 | |
| JP2581411B2 (ja) | 半導体記憶回路装置及びその製造方法 | |
| US20220101920A1 (en) | Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same | |
| JP2005183763A (ja) | 不揮発性メモリを含む半導体装置の製造方法 | |
| JP2848211B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2001203280A (ja) | 不揮発性メモリ構造及びその製造方法 | |
| JPS62210678A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS60161659A (ja) | 半導体集積回路装置 | |
| JPS6231177A (ja) | 不揮発性半導体記憶装置 | |
| JPS63136559A (ja) | 半導体記憶装置におけるプレート配線形成法 | |
| JPS62194662A (ja) | 半導体集積回路装置の製造方法 | |
| JP3949749B2 (ja) | フラッシュメモリ装置及びその製造方法 | |
| JP2853845B2 (ja) | 半導体装置およびその製造方法 |