JPH05211327A - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JPH05211327A JPH05211327A JP3238519A JP23851991A JPH05211327A JP H05211327 A JPH05211327 A JP H05211327A JP 3238519 A JP3238519 A JP 3238519A JP 23851991 A JP23851991 A JP 23851991A JP H05211327 A JPH05211327 A JP H05211327A
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- JP
- Japan
- Prior art keywords
- gate
- information
- information read
- substrate
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】情報の記憶と情報の読み出しと情報読み出しに
対する保護機能とを有する記憶素子の提供。 【構成】素子選択線１と接続されたゲート２と、ゲート
２と基板１０の間に絶縁体８で囲まれ、互いに接触しな
い複数の電導体３，４と、記憶情報読み出し線５，６と
接続された拡散層７で構成され、電導体３と電導体４の
間の絶縁体中にゲート２の一部も位置している構造であ
る。 【効果】本発明の記憶素子は情報の記憶と情報の読み出
しと情報読み出しに対する保護機能とを有している。
対する保護機能とを有する記憶素子の提供。 【構成】素子選択線１と接続されたゲート２と、ゲート
２と基板１０の間に絶縁体８で囲まれ、互いに接触しな
い複数の電導体３，４と、記憶情報読み出し線５，６と
接続された拡散層７で構成され、電導体３と電導体４の
間の絶縁体中にゲート２の一部も位置している構造であ
る。 【効果】本発明の記憶素子は情報の記憶と情報の読み出
しと情報読み出しに対する保護機能とを有している。
Description
【０００１】
【産業上の利用分野】本発明は記憶素子に関し、特に電
界効果型トランジスタによる記憶素子に関する。
界効果型トランジスタによる記憶素子に関する。
【０００２】
【従来の技術】従来の記憶素子は、図３に半導体チップ
の断面図で示すように素子選択線１と接続されたゲート
２と、ゲート２と基板１０の間に絶縁体８で囲まれた単
数の電導体３と、記憶情報読み出し線５，６と接続さ
れ、基板１０内に位置する拡散層７と、他の素子と分離
している酸化膜９で構成されている。
の断面図で示すように素子選択線１と接続されたゲート
２と、ゲート２と基板１０の間に絶縁体８で囲まれた単
数の電導体３と、記憶情報読み出し線５，６と接続さ
れ、基板１０内に位置する拡散層７と、他の素子と分離
している酸化膜９で構成されている。
【０００３】この記憶素子は、入力信号が素子選択線１
を通りゲート２に伝わると、電導体３に少数キャリアが
蓄積されていない場合は、絶縁体８を介して電導体３に
面する拡散層７の間の基板１０に反転層を形成し、記憶
情報読み出し線５と接続された拡散層７と、記憶情報読
み出し線６と接続された拡散層７とが導通状態となり、
記憶情報読み出し線５と６が短絡し、また、電導体３に
少数キャリアが蓄積されている場合は、絶縁体８を介し
て、電導体３に面する拡散層７の間の基板１０表面に反
転層は形成されず、記憶情報読み出し線５と接続された
拡散層７と、記憶情報読み出し線６と接続された拡散層
７とが非導通状態となり、記憶情報読み出し線５と６が
開放状態となる。これらの変化が記憶情報読み出し線
５，６に出力される。
を通りゲート２に伝わると、電導体３に少数キャリアが
蓄積されていない場合は、絶縁体８を介して電導体３に
面する拡散層７の間の基板１０に反転層を形成し、記憶
情報読み出し線５と接続された拡散層７と、記憶情報読
み出し線６と接続された拡散層７とが導通状態となり、
記憶情報読み出し線５と６が短絡し、また、電導体３に
少数キャリアが蓄積されている場合は、絶縁体８を介し
て、電導体３に面する拡散層７の間の基板１０表面に反
転層は形成されず、記憶情報読み出し線５と接続された
拡散層７と、記憶情報読み出し線６と接続された拡散層
７とが非導通状態となり、記憶情報読み出し線５と６が
開放状態となる。これらの変化が記憶情報読み出し線
５，６に出力される。
【０００４】このように素子選択を行なうと記憶情報が
読み出せて、記憶素子は情報の記憶と情報の読み出しの
機能は持ち、素子自体では読み出しなどに対する記憶情
報の保護機能は持たない。
読み出せて、記憶素子は情報の記憶と情報の読み出しの
機能は持ち、素子自体では読み出しなどに対する記憶情
報の保護機能は持たない。
【０００５】
【発明が解決しようとする課題】従来の記憶素子では、
電導体３が単体で構成要素をなしていたため、情報の記
憶と情報の読み出しの機能しか持たず、記憶情報の保護
などの制御を記憶素子自身が容易に行なう事はできなか
った。
電導体３が単体で構成要素をなしていたため、情報の記
憶と情報の読み出しの機能しか持たず、記憶情報の保護
などの制御を記憶素子自身が容易に行なう事はできなか
った。
【０００６】本発明の目的は、情報の記憶と情報の読み
出しと情報読み出しに対する保護機能とを有する記憶素
子を提供することにある。
出しと情報読み出しに対する保護機能とを有する記憶素
子を提供することにある。
【０００７】
【課題を解決するための手段】本発明の記憶素子は、絶
縁体表面に形成された素子選択線と接続されたゲート
と、ゲートと基板の間に絶縁体で囲まれ、互いに接触し
ない複数の電導体と、電導体と電導体の間にはゲートの
一部が位置する構造と、記憶情報読み出し線と接続され
基板内に位置する拡散層とを備えている。
縁体表面に形成された素子選択線と接続されたゲート
と、ゲートと基板の間に絶縁体で囲まれ、互いに接触し
ない複数の電導体と、電導体と電導体の間にはゲートの
一部が位置する構造と、記憶情報読み出し線と接続され
基板内に位置する拡散層とを備えている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体チップの断面図で
ある。
る。図１は本発明の一実施例の半導体チップの断面図で
ある。
【０００９】図１に示すように、素子選択線１と接続さ
れたゲート２と、ゲート２と基板１０の間に絶縁体８で
囲まれ、互いに接触しない電導体３，４と、記憶情報読
み出し線５，６と接続され基板１０内に位置する拡散層
７と、他の素子と分離するために形成された酸化膜１０
を備えて構成される。
れたゲート２と、ゲート２と基板１０の間に絶縁体８で
囲まれ、互いに接触しない電導体３，４と、記憶情報読
み出し線５，６と接続され基板１０内に位置する拡散層
７と、他の素子と分離するために形成された酸化膜１０
を備えて構成される。
【００１０】上記記憶素子において、入力信号が素子選
択線１を通りゲート２に伝わると、絶縁体８を介してゲ
ート２と面する基板１０表面に反転層が形成される。電
導体４に少数キャリアの蓄積がある場合、絶縁体８を介
し電導体４に面した基板１０表面に反転層が形成され
ず、記憶情報読み出し線５と接続された拡散層７とゲー
ト２によりつくられた反転層とが常に非導通状態とな
り、電導体３に依存せず記憶情報読み出し線５，６が開
放され読み出し不可とする。電導体４に少数キャリアの
蓄積が無い場合、絶縁体８を介し電導体４に面した基板
１０表面に反転層が形成され、この反転層とゲート２に
よりつくられた反転層と記憶情報読み出し線５と接続さ
れた拡散層７とがつながり、電導体３に依存した出力を
記憶情報読み出し線５に伝え、電導体３が読み出し可能
状態となる。読み出し可能状態のとき、電導体３に少数
キャリアの蓄積がある場合、記憶情報読み出し線６と接
続された拡散層７とゲート２によりつくられた反転層と
がつながらず非導通状態となり記憶情報読み出し線５と
６は開放され、また電導体３に小数キャリア蓄積が無い
場合、絶縁体８を介し電導体３に面した基板１０表面に
反転層が形成され、この反転層とゲート２によりつくら
れた反転層と記憶情報読み出し線６と接続された拡散層
７とがつながり常に導通状態となり記憶情報読み出し線
５と６が短絡し、記憶情報読み出し線５，６の状態が出
力とされる。
択線１を通りゲート２に伝わると、絶縁体８を介してゲ
ート２と面する基板１０表面に反転層が形成される。電
導体４に少数キャリアの蓄積がある場合、絶縁体８を介
し電導体４に面した基板１０表面に反転層が形成され
ず、記憶情報読み出し線５と接続された拡散層７とゲー
ト２によりつくられた反転層とが常に非導通状態とな
り、電導体３に依存せず記憶情報読み出し線５，６が開
放され読み出し不可とする。電導体４に少数キャリアの
蓄積が無い場合、絶縁体８を介し電導体４に面した基板
１０表面に反転層が形成され、この反転層とゲート２に
よりつくられた反転層と記憶情報読み出し線５と接続さ
れた拡散層７とがつながり、電導体３に依存した出力を
記憶情報読み出し線５に伝え、電導体３が読み出し可能
状態となる。読み出し可能状態のとき、電導体３に少数
キャリアの蓄積がある場合、記憶情報読み出し線６と接
続された拡散層７とゲート２によりつくられた反転層と
がつながらず非導通状態となり記憶情報読み出し線５と
６は開放され、また電導体３に小数キャリア蓄積が無い
場合、絶縁体８を介し電導体３に面した基板１０表面に
反転層が形成され、この反転層とゲート２によりつくら
れた反転層と記憶情報読み出し線６と接続された拡散層
７とがつながり常に導通状態となり記憶情報読み出し線
５と６が短絡し、記憶情報読み出し線５，６の状態が出
力とされる。
【００１１】図２は本発明の一実施例の応用例の半導体
チップの断面図で、素子選択線１１に接続されたゲート
２を入力とし情報読み出し線１２，１３と接続された基
板１０内に位置する拡散層７とで構成される電界効果型
トランジスタの情報読み出し線１３と図１の電導体４と
を接続した構成である。
チップの断面図で、素子選択線１１に接続されたゲート
２を入力とし情報読み出し線１２，１３と接続された基
板１０内に位置する拡散層７とで構成される電界効果型
トランジスタの情報読み出し線１３と図１の電導体４と
を接続した構成である。
【００１２】入力信号が素子選択線１１と接続したゲー
ト２に伝わり、それをゲート入力とする電界効果型トラ
ンジスタが導通状態となり、情報読み出し線１２と１３
が短絡する。この時、情報読み出し線１２の電位が情報
読み出し線１３を通り電導体４に伝わり、少数キャリア
の蓄積量を制御し、容易に蓄積量を減少させることがで
きる。その他の動作に関しては図１の実施例と同様であ
り、電導体３が情報の記憶の役割をし、電導体４が記憶
情報読み出しに対する保護機能として動作する。
ト２に伝わり、それをゲート入力とする電界効果型トラ
ンジスタが導通状態となり、情報読み出し線１２と１３
が短絡する。この時、情報読み出し線１２の電位が情報
読み出し線１３を通り電導体４に伝わり、少数キャリア
の蓄積量を制御し、容易に蓄積量を減少させることがで
きる。その他の動作に関しては図１の実施例と同様であ
り、電導体３が情報の記憶の役割をし、電導体４が記憶
情報読み出しに対する保護機能として動作する。
【００１３】
【発明の効果】以上説明したように本発明は、単一素子
内にゲートと基板の間に絶縁体で囲まれた電導体を複数
持つことにより、情報の記憶と情報の読み出しと情報読
み出しに対する保護機能を有する。
内にゲートと基板の間に絶縁体で囲まれた電導体を複数
持つことにより、情報の記憶と情報の読み出しと情報読
み出しに対する保護機能を有する。
【図１】本発明の一実施例の半導体チップの断面図であ
る。
る。
【図２】本発明の一実施例の応用例を示す半導体チップ
の断面図である。
の断面図である。
【図３】従来の記憶素子の半導体チップの一例の断面図
である。
である。
１，１１ 素子選択線 ２ ゲート ３，４ 電導体 ５，６ 記憶情報読み出し線 ７ 拡散層 ８ 絶縁体 ９ 酸化膜 １０ 基板 １２，１３ 情報読み出し線
Claims (1)
- 【請求項１】 絶縁体表面に形成された素子選択線と接
続されたゲートと、前記ゲートと基板の間に絶縁体で囲
まれ、互いに接触しない複数の導電体と、前記導電体と
電導体との間には前記ゲートの一部が位置する構造と、
記憶情報読み出し線と接続され基板内に位置する拡散層
とを有することを特徴とする記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238519A JPH05211327A (ja) | 1991-09-19 | 1991-09-19 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238519A JPH05211327A (ja) | 1991-09-19 | 1991-09-19 | 記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211327A true JPH05211327A (ja) | 1993-08-20 |
Family
ID=17031463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238519A Pending JPH05211327A (ja) | 1991-09-19 | 1991-09-19 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013033977A (ja) * | 2005-05-20 | 2013-02-14 | Silicon Storage Technology Inc | 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325967A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01103877A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electron Corp | 半導体装置 |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1991
- 1991-09-19 JP JP3238519A patent/JPH05211327A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325967A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01103877A (ja) * | 1987-10-16 | 1989-04-20 | Matsushita Electron Corp | 半導体装置 |
| JPH01161770A (ja) * | 1987-12-17 | 1989-06-26 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013033977A (ja) * | 2005-05-20 | 2013-02-14 | Silicon Storage Technology Inc | 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960402 |