JPS5911995B2 - 電気的情報記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電気的情報記憶装置に関係する。

この装置は機械的メモリの代りとなりうるものであり、
これらは例えば、コンピューターのメモリ、テレビジョ
ンのチューナ、及びタクシーのメーターに３０使用出来
るものである。集積回路チップ上に作られた金属−酸化
物−シリコン（ＭＯＳ）トランジスタを利用する電気的
情報記憶装置が知られている。

このトランジスタのソースとドレインはチップ基板上に
分離拡散し３５た領域よりなる。ｐチャネルＭＯＳ集積
回路では、基準電位をチップ基板に加えて、チップ中の
どの点も基板に対して負であるような電圧に対するよ°
りーうにしておくのが一般的な使用方法である。

チツプ回路に対する外部接続は導電性の足によつて可能
となる。そして各足とチツプ基板の間に保護ダイオード
をつけておくのが普通である。このダイオードは回路を
過負荷から守る。関連した足の電圧が負電圧の動作範囲
の最高値を越えた時、或いはその足の電圧が基板に対し
て正電圧の関係となつた時、そのダイオードが導通する
ことによつて保護動作が行なわれる。この回路の欠点は
、チツプに加えられていた電源が切れる事故の際、記憶
していた情報が失なわれるということである。この欠点
を克服するために、チツプ中に金属一窒化物一酸化物−
シリコン（ＭＮＯＳ）トランジスタ含めることが知られ
ている。ＭＮＯＳトランジスタは電源がない時でも、電
荷を貯えることが出来る。電源が回復した時、貯えてい
た電荷をレジスタや他の論理回路を所望の状態にセツト
するのに用いられる。一対の交叉接続されたＭＯＳトラ
ンジスタと、各ＭＯＳトランジスタに対応するＭＮＯＳ
トランジスタより成るラツチング回路が知られている。

情報ビツトが存在しているか否かは、どちらのＭＯＳト
ランジスタが導通しているかによつて示される。書込み
パルスを適当なＭＮＯＳトランジスタのゲートに加える
ことによつて、情報をそのＭＮＯＳトランジスタの中で
電荷に転化出来る。中断のあと電源が回復した時には、
ＭＮＯＳトランジスタのゲートに読出しパルスを加える
ことによつてＭＯＳトランジスタを所望の状態にセツト
出来る。ＭＮＯＳトランジスタに貯えられていた電荷は
、ＭＮＯＳトランジスタのゲートに消去パルスを加える
ことによつて除くことができる。読出し、書込み及び消
去の三つの機能を行うためには、ＭＮＯＳトランジスタ
のゲートに負電圧だけでなく正電圧も加える必要がある
。チツプに正電圧を供給する必要性は、保護ダイオード
が正電圧に応じて導通するという必要性と矛盾する。本
発明にしたがつて電気的記憶装置が提供されるが、この
装置は、（イ）基板を備え、金属一窒化物一酸化物−シ
リコン（ＭＮＯＳ）トランジスタかあるいは金属一酸化
物−シリコン（ＭＯＳ）トランジスタおよびＭＮＯＳト
ランジスタのいずれかから成る複数のトランジスタを含
む電気回路を備え、前記基板に基準電位が加えられるよ
うに前記基板に対する基準接続を備え、前記基準電位に
関して一方の極性を有する電位を前記回路に与える導電
性の足を備え、そして前記足の各々と前記基板との間に
接続されから関連する足が前記一方の極性と反対の極性
の電位になつたとき導通する保護装置を各々の足に関連
して備える集積回路チツプと、および（ロ）前記基準電
位と前記一方の極性を有する電位とが選択的に加えられ
る第１と第２の入力端子と、前記第１と第２の入力端子
の間に接続された抵抗体とコンデンサとの直列回路と、
前記抵抗体とコンデンサとの接続点に設けられて前記入
力端子に加えられる電位に応じて前記一方の極性あるい
は前記反対の極性を有する出力電位を供給しかつＭＮＯ
Ｓトランジスタのゲート電極に接続されると共に前記基
板から絶縁される出力端子とを備え、前記ＭＮＯＳトラ
ンジスタのゲート電極の電位を前記一方の極性の電位あ
るいは前記反対の極性の電位に制御する制御装置と、を
有する。

基板への基準接続は直接基板に接続した導電性の足によ
つてなされる。

種々の保護装置が本発明の記憶装置に用いられるが、好
適には保護装置はダイオードである。

前記集積回路チツプ上の電気回路は、第１と第２の入力
端子、１つの出力端子、入力端子の状態をトランジスタ
に加える装置、および入力端子の状態とトランジスタの
状態が同一であるが異なつているかを示す出力端子に有
することができる。集積回路チツプ上の電気回路また、
可変しきい値トランジスタを有することが出来る。この
トランジスタは各トランジスタのゲートとチヤネルの間
の容量を増加させるために、面積が増加されるチヤネル
領域をもつている。チヤネル領域の面積の増加は直流動
作の状態に必要な面積が増加するものと考えてよい。抵
抗体をチツプの一部分として設けるならば、その接続と
絶縁に対する要求とはチツプ構造を適当に設計すること
によつて満足させることができる。

しかしながら、抵抗体の抵抗値はこの方法で好適に設け
られる抵抗体に対しては高すぎることがある。すなわち
、利用可能なチツプの表面積がこの目的には不充分であ
るかもしれない。このような場合には、別個に設けられ
た抵抗体をチツプと組合せた複合形にしてもよい。制御
装置の出力端子をチツプの外部電圧源から絶縁するため
には、特別な装置が設けられなければならない。以下本
発明を例示的に添付図面を参照して説明する。

第１図において、集積回路チツプ端面は点線１で表され
ている。

導電性の足がこの端に沿つて並んでいて、チツプ中に作
られている回路とチツプの外の点の間の接続を行なうの
に用いられる。それらの足の１つｐ１は２で示した位置
でチツプの基板に接続している。基板の電位はチツプに
対する基準電位となる。

この電位はチツプの外部から導線３を介して与えられる
。この導線は４で示した場所で足ｐ１に接続される。便
宜上、５で示したように接地電圧を基準電位にとる。チ
ツプ上には、金属一酸化物−シリコン（ＭＯＳ）トラン
ジスタＴｌ２，Ｔｌ３，Ｔ２２，Ｔ２３および金属一窒
化物一酸化物−シリコン（ＭＮＯＳ）トランジスタＴｌ
ｌ，Ｔ２ｌを有する既知のラツチング回路が設けられて
いる。

トランジスタＴｌ３，Ｔ２３はそのゲートとドレインが
交叉接続している。それらのソース電極はソース電圧母
線Ｖｓｓに接続される。母線Ｓｓはチツプの基板に接続
される。トランジスタＴｌ２，Ｔ２２はそれぞれドレイ
ン母線ＶＤＤとトランジスタＴｌ３，Ｔ２３との間の直
列抵抗体として働く。トランジスタＴｌ２，Ｔ２２のゲ
ートは、ある基準電圧電源に接続する。この電源はＶＤ
Ｄとして図示する。ＭＮＯＳトランジスタＴｌｌ，Ｔ２
ｌはそれぞれトランジスタＴｌ２，Ｔ２２と並列に接続
する、ＭＮＯＳトランジスタのゲートは共通に接続する
。前記ラツチング回路は既知の方法で動作する。論理的
「０」或いは「１」のどちらかが表示されているかによ
つて、トランジスタＴｌ３，Ｔ２３の一方或いは他方が
導通する。論理的条件は、ＭＮＯＳトランジスタの共通
のゲートに書込みパルスを加えることによつてＭＮＯＳ
トランジスタの一方に電荷として静的に記録される。貯
えられた電荷は、チツプの電源が切れる事故に際しても
、保持される。記憶された論理的条件は、ＭＮＯＳトラ
ンジスタＴｌｌ，Ｔ２ｌの共通のゲートに読出しパルス
を加えることによつて、トランジスタＴｌ３，Ｔ２３に
移すことが出来る。以下の記述では、トランジスタはす
べてｐ型導電性をもつているものと仮定し、極性に関す
るすべての記述はこの仮定に適合するものとする。

基板は接地電位であるので、チツプの回路を動作させる
電源は負の極性でなければならない。（ｎ型のトランジ
スタの場合は、正の極性が必要となるであろう。）チツ
プの回路と、例えば電源のようなチツプの外部との間の
接続は、導電性の足によつて行なわれ、足の数はチツプ
上の回路の詳細によつてきまる。これらの足の典型的な
ものは、足Ｐ２であり、この足に導線６をとおして外部
電源から負電圧を加える。この導線は７に示したように
足に接続される。チツプ構造内で、足Ｐ２の電圧は、直
接に特定の点と結び、或いはスイツチや他の回路部分を
介してチツプ回路の要求に応じて配電される。そのよう
な配電線は、点線８によつて表される。このように給電
されるものには、ドレイン電圧母線Ｖ。Ｄ及び、トラン
ジスタＴｌ３，Ｔ２３のドレインＤｌ３，ｄ２３がある
。ドレインＤｌ３及びＤ２３に現われる電圧はトランジ
スタＴｌ３，Ｔ２３を良く知られた方法で論理的「Ｏ」
から「１」の状態に切かえる。ＭＯＳトランジスタＴｌ
２，Ｔｌ３，Ｔ２２，Ｔ２３は、足Ｐ２に高い正の電圧
が加えられた場合に損傷するだろうということは良く知
られている。この可能性を防ぐために、保護ダイオード
９を足Ｐ２と基板の間に接続する。高い正の電圧が足Ｐ
２のところに現れるような条件ならこのダイオードは導
通する。ＭＮＯＳトランジスタＴｌｌ，Ｔ２２の動作に
は、その共通のゲートに読出し、書込み及び消去パルス
が加えられる。

書込みと消去は逆の繰作なので、逆の極性をもつたパル
スが用いられる。これらのパルスを発生させる制御装置
は抵抗体ＲとコンデンサＣ１を有し、これらは直列に接
続され第１と第２の入力端子Ｔｌ，ｔ２の間に接続され
る。出力端子Ｔ３は抵抗体ＲとコンデンサＣ１の接続点
に位置する。抵抗体ＲとコンデンサＣ１の時定数は、Ｍ
ＮＯＳトランジスタＴｌｌ，Ｔ２ｌの書込み時間と同じ
程度であつて、例えば１０ミリ秒である。ここで示した
ように、抵抗体Ｒはチツプ構造の一部として設けること
ができる。コンデンサＣ１は又、特別の装置を設けるか
、或いはチツプの漂遊容量を利用して、チツプ構造の一
部として得られる。接地電圧は基板より得られる。負電
圧は、点線１０で示したように、足Ｐ２からえられる。
どの端子においても、一方の電圧から他方の電圧への変
更は、普通のＭＯＳトランジスタ（図示していない）に
よる適当なスイツチング動作によつて得られる。出力端
子すなわち端子Ｔ３は、導線１１を介してＭＮＯＳトラ
ンジスタＴｌｌ，Ｔ２ｌのゲートに接続される。便宜上
は、端子Ｔｌ，ｔ２，ｔ３としてはチツプ回路上の適当
な点をそれに当てれば良い。制御装置を動作させる３つ
の方法を第２図、第３図及び第４図を参照して以下に記
述する。

これらの図では接地電圧を太い線で示してある。正或い
は負の電圧は細い線で、それぞれ太い線の上下に示す。
非動作状態で端子に現れる電圧はカツコ内に示してある
。０は接地電圧、Ｎは負電圧を表わす。

３つの方法すべてにおいて、第１の入力端子ｔ１におけ
る非動作時電圧は接地電圧であり、この電圧は抵抗体Ｒ
をとおして出力端子Ｔ３に伝達される。

第２図で示した方法では、第２の入力端子Ｔ２の非動作
時電圧は負であり、コンデンサＣ１が充電されている。

接地電圧のパルスが第２の入力端子Ｔ２に加えられると
、出力端子Ｔ３の電圧は、そのパルスの立上り端で急激
に上昇し、それからゆつくり接地電圧まで下る。パルス
の立下り端では急激に負電圧におちそれからゆつくり接
地電位にもどる。正の偏移は消去パルスＥとして用いら
れ、負の偏移は書込みパルスＷとして用いられる。第１
の端子ｔ１に負電圧パルスが加わると、端子Ｔ３の電圧
は、そのパルスの継続期間中にゆつくりと負の値におち
る。そしてパルスが終ると除々に接地電圧にもどる。こ
れらの変化は読出しパルスＲとして用いられる。第３図
の方法では、非動作時状態は第２図の方法と同じであり
、読出しパルスＲは同じ形をしていて、同じ方法で作ら
れる。

しかしながら、消去及び書込みパルスＥ−Ｗは、第１の
入力端子ｔ１に負電圧のパルスを、第２の入力端子Ｔ２
に接地電圧のパルスを同時に加えることによつて作られ
る。出力端子Ｔ３では電圧はパルスの立上り端で急激に
正の値に上り次いでパルスの継続期間中に負の値におち
る。パルスが終ると負電圧が急激に絶対値を増し次いで
ゆつくりと接地電圧にもどる。第２図の方法と比べると
書込みパルスＷの電圧は増強し、これによつて、電源が
切れている時にＭＮＯＳトランジスタが情報を記憶して
おく時間が増す。第４図に示した方法では、両入力端子
は非動作状態では接地電圧にあり、コンデンサーＣ１は
充電していない。

負のパルスを相続けて両入力端子に加えると、消去パル
スと書込みパルスを生じ、同時に加えると読出しパルス
を生じる。更に詳細すれば、負電圧パルスを第２の入力
端子Ｔ２に加える時、出力端子は急激に負の値になり、
次にゆつくりと接地電圧にもどり、余分の書込みパルス
Ｗを作り出す。端子Ｔ２のパルスの終端は、第１の入力
端子ｔ１の負パルスの始端と一致させる。その結果とし
て、出力端子Ｔ３での電圧は急激に正の値に上昇し、消
去パルスＥをつくり出す。このパルスは余分な書込みパ
ルスＷの効果を打消す。第２のパルスの継続期間中に出
力端子Ｔ３の電圧は正の値から負の値におちて書込みパ
ルスＷを生じる。このパルスの効果は、引きつづいて打
消されることはない。第２のパルスが終ると、出力端子
Ｔ３の電圧はゆつくりと接地電圧まで上る。負のパルス
を同時に第１と第２の入力端子Ｔｌ，ｔ２に加えること
によつて方形波読出しパルスＲが生じる。この読出しパ
ルスは、第２図、第３図の方法による読出しパルスより
も継続時間が短かく、したがつて読出し時間を減少する
ことができる。抵抗体Ｒをチツプ上に設けることが困難
である場合は、装置を、抵抗体を別個に設けてチツプと
組合せ両方を一つの容器に納める複合型とすることがで
きる。この場合の構造を第５図に示す。チツプの端面１
の近くに二つの導電性の足Ｐ３，ｐ４をつくる。チツプ
の外に、別個に設けた抵抗体Ｒがあつて、これらの足の
間に゛；はんだ付け或いは他の適当な技術によつて、接
続される。チツプ内では、足Ｐ３は第１の入力端子ｔ１
に接続され、又保護ダイオード１２にも接続して良い。
このダイオードは、足Ｐ２とダイオード９（第１図）と
の関係で説明したのと同じように働らく。前述のとおり
、コンデンサＣ１は第２の入力幽子Ｔ２と出力端子Ｔ３
の間に接続している。出力端子Ｔ３は足Ｐ４に接続され
る。出力端子Ｔ３に正電圧が保たれるためには足Ｐ４は
チツプ基板から絶縁されていて、保護ダイオードは設け
られていない。高圧電圧がたまたま外部電線からチツプ
に加わることのないようにするためには、抵抗体Ｒはチ
ツプと同一容器中に納められて、容器の外部と足Ｐ４の
間に接続がないようにする。このようにして容器の外の
外部電圧の攪乱が、足Ｐ４に高電圧を生じ得ないように
なつている。制御装置の動作は、制御装置とラツチング
回路を第６図に示したように変形することによつて更に
効果的にすることができる。

ドレイン電圧母線００に接続する代りに、ＭＮＯＳトラ
ンジスタＴｌｌ，Ｔ２ｌは、それぞれＭＯＳトランジス
タＴｌ４，Ｔ２４を介して電源母線ＶＴＴに接続する。
トランジスタＴｌ４，Ｔ２４のゲートは共通になつてい
て導線１４を通して制御装置のもう１つの出力端子Ｔ４
に接続される。出力端子Ｔ４は、コンデンサＣ１の第２
の入力端子Ｔ２と同一の場所に接続されている。ＭＮＯ
ＳトランジスタＴｌｌ，Ｔ２ｌのゲートとドレインはそ
れぞれコンデンサＣｌｌ，Ｃ２ｌを介して接続されてい
る。電源母線ＴＴの電圧は、入力端子Ｔｌ，ｔ２に加え
られる最大電圧とチツプの漂遊容量に依存するより低い
値との間で限られた範囲内の値をもつ。この値は多くの
場合ドレイン電圧母線Ｖ。Ｏの電圧を越える。この変形
装置の目的は消去パルスの継続期間中にＭＮＯＳトラン
ジスタのドレイン接合を保護すること、書込みを必要と
しない時に、書込みが行なわれないようにすることであ
る。

すでに説明したように、消去パルスＥは出力端子Ｔ３か
ら、例えばＭＮＯＳトランジスタＴｌｌのゲートへと入
る正電圧である。この変形装置によると、対応する負電
圧の減少が同時に端子Ｔ４からトランジスタＴｌ４のゲ
ートに与へられ、トランジスタＴｌ４は非導通になる。
この状態では、コンデン旬１１は、ＭＮＯＳトランジス
タＴｌｌのドレイン電圧をへらして、それによつて過大
な電圧がトランジスタＴｌｌのドレイン接合部に現れな
いようにすることである。更に、すでに説明したように
、書込みパルスＷは出力端子Ｔ３からＭＮＯＳトランジ
スタＴｌｌ，Ｔ２ｌのゲートに与えられる負電圧である
。書込みパルスの継続期間中に、第２の入力端子Ｔ２は
接地電圧にあり、これは端子Ｔ４ノと導線１４を通して
、例えばＭＯＳトランジスタＴｌ４のゲートに送りこま
れる。

このトランジスタはそれによつて非導通になる。この状
態では、コンデンサーＣｌｌはトランジスタＴｌ４のド
レイン電圧を母線。ｏの電圧よりも負にするのに有効で
あり、その結果必要とされる書込み抑制電圧は、電圧Ｖ
。Ｏによつてではなく、トランジスタＴｌ４のドレイン
の負電圧偏移によつて定められ、そうでない場合よりも
電圧Ｖ。Ｏを低くできるという長所を生じる。第７図に
示した更に別の変形では、ラツチング装置に入る情報が
、既に記憶されている情報と同じであるかどうかを示す
指示信号が与えられる。

記録されるべき情報を表わす信号は、ドレインＤｌ３，
ｄ２３（第１図）に直接加えられる代りに、第１と第２
の入力端子を経て、２つの入力ＭＯＳトランジスタＴｌ
５，Ｔ２５の一方のゲートに加わる。これらのトランジ
スタのソースはそれぞれトランジスタＴｌ３，Ｔ２３の
ドレインに接続されている。そのドレインは共通になつ
ていて、ＭＯＳストローポトランジスタＴ１のドレイン
に接続され次いでＭＯＳスイツチングトランジスタＴ２
のゲートに接続される。これら両トランジスタのソース
は、ソース電圧母線ＶＳＳｌ即ちチツプ基板に接続され
る。ストローボパルスがトランジスタＴ１のゲートに与
えられる。トランジスタＴ２のドレインはＭＯＳトラン
ジスタＴ３のソースに接続される。ＭＯＳトランジスタ
Ｔ３は、ゲートとドレインが両方共ドレイン電圧母糺。
ｏに接続されているので、抵抗体として動作する。所望
ならば他のＭＯＳトランジスタをトランジスタＴ２と並
列に入れて一致ゲート回路を形成することもできる。こ
れらのトランジスタの１つがＴ４で示されている。これ
らトランジスタの各々は、トランジスタＴ２に関連して
記述したと同じように別のラツチング回路に接続される
ものである。このことは、トランジスタＴ４に関して導
線１５で示す。トランジスタＴ１のベースに加えられる
ストローボパルスはこのトランジスタを導通させて、ト
ランジスタＴｌ５，Ｔ２５を動作可能にする。

トランジスタＴ１が非導通であり、そして記録されるべ
き情報がすでに記憶していた情報と同じであるならば、
例えばトランジスタＴｌ５は、トランジスタＴｌ３と直
列になつて導通し、トランジスタＴ２のゲートの電位は
低い値におちる。記録されるべき情報が記憶していたも
のと異なつているならば、トランジスタＴ２のゲートの
電位が高い値となる。トランジスタＴ４は他のラツチン
グ回路（図示していない）に関連して、同様に動作する
。両トランジスタＴ２，Ｔ４のゲートが低電圧であるな
らトランジスタＴ３のソースでの弁別電圧によつて一致
が示される。第６図に示した変形を実現する一つの方法
は、第８図に示したチツプ構造を用いることである。

このチツプはシリコン基板１６と、三つのｐ型拡散部１
７，１８，１９とを有する。この基板は二酸化硅素の層
２０で覆われており、これがＭＯＳ及びＭＮＯＳトラン
ジスタの両方に対して使用される。この層２０の電荷を
貯えるのに用いられる領域は、この層２０の他の部分と
比べて非常に薄くなつている。接点をつくる目的でその
まま残されている部分を除いて、チツプ表面は、窒化硅
素の層で覆われている。その一部分が２１で示されてい
る。ゲート電極を次に、２２，２３で示したように、金
属蒸着によつて形成する。ゲート電極２３は重なり部分
２７を有していて、拡散部１９の上に重なつている。普
通の製造過程がこのチツプを製造するのに用いられる。
第８図の装置で用いられる可変しきい値トランジスタは
、そのチヤネル領域の面積が各トランジスタのゲートと
チヤネルの間の容量を増すために増加することができる
。さて第６図の回路を参照すると、拡散部１７，１８は
それぞれＭＯＳトランジスタＴｌ４のドレインとソース
として働らく。

ゲート電極２２の電圧がトランジスタＴｌ４の動作を支
配する。拡散部１８はまた、ＭＮＯＳトランジスタＴｌ
ｌのドレインとして働く。拡散部１９はトランジスタＴ
ｌｌのソースとして働らく。ゲート電極２３の電圧は酸
化物と窒化物の層２０，２１の界面に、良く知られた方
法で、電荷を誘導する。拡散部１８，１９の間では、酸
化物の層２０の厚さは周辺２４，２５の比較的厚い値か
ら、中心部２６の比較的薄い値へと変化されている。

厚さの値の変化は急激であつて、階段形状を形成してい
る。拡散部１８，１９の間にある基板１６の部分は、コ
ンデンサＣｌｌとして働らく（第６図）。消去パルスの
継続期間中はトランジスタＴｌｌのゲート電極２３は正
電圧になつていて、このコンデンサの有効部分は、重な
り部分２７であつて、容量Ｃｌｌは比較的低い値となつ
ている。書込みパルスの継続期間においては、トランジ
スタＴｌｌのゲート電極２３は負電圧となつていて層２
０と２１との界面に誘導された電荷が拡散部１８，１９
の間の基板１６中に導電性逆転層を引きおこす。この状
態では、中心部分２６と両周辺部分２４，２５は容量に
有効にきいて、容量Ｃｌｌは比較的高い値をもつように
なる。

【図面の簡単な説明】

第１図は既知のラツチング回路を用いる本発明による記
憶装置を示す図であり、第２図、第３図、第４図は第１
図の装置を動作させる３つの異つた方法を示す波形図で
あり、第５図は本発明による複合型の装置を部分的に示
す図であり、第６図は第１図の装置の変更例を示す図で
あり、第７図は第１図の装置のさらに可能な変更例を示
す図であり、第８図は第６図に示した装置を実現するの
に有用な集積回路チツプの断面図である。 １・・・・・・集積回路チツプ端面、Ｔｌ２，Ｔ２２，
Ｔｌ３，Ｔ２３，Ｔｌ４，Ｔ２４，Ｔｌ，Ｔ２，Ｔ３，
Ｔ４・・・・・・ＭＯＳトランジスタ、Ｔｌｌ，Ｔ２ｌ
・・・・・・ＭＮＯＳトランジスタ、ｐ１〜Ｐ４・・・
・・・導電性足、Ｒ・・・・・・制御装置を構成する抵
抗体、Ｃ１・・・・・・制御装置を構成するコンデンサ
、Ｔｌ，ｔ２・・・・・・制御装置の入力端子、Ｔ３，
ｔ４・・・・・・制御装置の出力端子、９・・・・・・
保護装置を構成するダイオード。

Claims (1)

1. 【特許請求の範囲】 １ （イ）基板を備え、金属−窒化物−酸化物−シリコ
   ン（ＭＮＯＳ）トランジスタかあるいは金属−酸化物−
   シリコン（ＭＯＳ）トランジスタおよびＭＮＯＳトラン
   ジスタのいずれかから成る複数のトランジスタを含む電
   気回路を備え、前記基板に基準電位が加えられるように
   前記基板に対する基準接続を備え、前記基準電位に関し
   て一方の極性を有する電位を前記回路に与える導電性の
   足を備え、そして前記足の各々と前記基板との間に接続
   されかつ関連する足が前記一方の極性と反対の極性の電
   位になつたとき導通する保護装置を各々の足に関連して
   備える集積回路チップと、（ロ）前記基準電位と前記一
   方の極性を有する電位とか選択的に加えられる第１と第
   ２の入力端子と、前記第１と第２の入力端子の間に接続
   された抵抗体とコンデンサとの直列回路と、前記抵抗体
   とコンデンサとの接続点に設けられて前記入力端子に加
   えられる電位に応じて前記一方の極性あるいは前記反対
   の極性を有する出力電位を供給しかつＭＮＯＳトランジ
   スタのゲート電極に接続されると共に前記基板から絶縁
   される出力端子とを備え、前記ＭＮＯＳトランジスタの
   ゲート電極の電位を前記一方の極性の電位あるいは前記
   反対の極性の電位に制御する制御装置と、を有する電気
   的情報記憶装置。 ２ 特許請求の範囲第１項記載の記憶装置であつて、基
   板への前記基準接続は基板に接続した導電性足によつて
   行なわれる記憶装置。 ３ 特許請求の範囲第１項あるいは第２項記載の記憶装
   置であつて、前記保護装置はダイオードである記憶装置
   。 ４ 特許請求の範囲第１項、第２項あるいは第３項に記
   載の記憶装置であつて前記抵抗体が前記集積回路アップ
   から別個に設けられている記憶装置。