JPS6123663B2 - - Google Patents
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- JPS6123663B2 JPS6123663B2 JP53053254A JP5325478A JPS6123663B2 JP S6123663 B2 JPS6123663 B2 JP S6123663B2 JP 53053254 A JP53053254 A JP 53053254A JP 5325478 A JP5325478 A JP 5325478A JP S6123663 B2 JPS6123663 B2 JP S6123663B2
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- 239000003990 capacitor Substances 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000005669 field effect Effects 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は一つの半導体層の上にそれぞれ一つ
の選択（アドレツシング）MIS電界効果トランジ
スタと一つのメモリコンデンサから成る１トラン
ジスタメモリ素子が複数個設けられ、記憶すべき
情報電位を印加されるメモリコンデンサ電極は電
界効果トランジスタのドレン領域と電気的に結ば
れ、複数のメモリ素子の電界効果トランジスタの
ソース電極は一つの共通ビツト線と結ばれ、その
ゲート電極は一つの共通ワード線と結ばれている
モノリシツク集積回路に関するものである。
の選択（アドレツシング）MIS電界効果トランジ
スタと一つのメモリコンデンサから成る１トラン
ジスタメモリ素子が複数個設けられ、記憶すべき
情報電位を印加されるメモリコンデンサ電極は電
界効果トランジスタのドレン領域と電気的に結ば
れ、複数のメモリ素子の電界効果トランジスタの
ソース電極は一つの共通ビツト線と結ばれ、その
ゲート電極は一つの共通ワード線と結ばれている
モノリシツク集積回路に関するものである。
この種の集積回路は西独国特許出願公告第
2553591号公報およびEIectronic Letters，12
〔６〕P.140―141（1976）に記載されている。こ
の公知装置においては基体半導体層に対して逆形
にドープされた帯状の領域が設けられ、この領域
は、半導体層表面にあつて基準電位に接続された
反転層から成るMISメモリコンデンサ対向電極に
結ばれている。このMISメモリコンデンサは絶縁
層によつて半導体層から隔離された金属ゲート電
極を持つものであるが、このゲート電極は高濃度
にドープされた半導体材料例えば多結晶シリコン
であつてもよい。メモリ素子に記憶される情報は
それぞれのメモリコンデンサのゲート電極に電圧
の形で与えられる。このゲート電極電圧は帯状領
域に接続された基準電位に対して決められる。各
メモリ素子のメモリコンデンサ区域と電界効果ト
ランジスタの間には半導体層表面を覆う絶縁層が
メモリコンデンサのゲート電極の下においてより
も厚くなつている区域でありこれによつてメモリ
コンデンサの半導体層表面に形成される反転層が
同じメモリ素子の電界効果トランジスタのドレン
領域まで拡がることが阻止される。
2553591号公報およびEIectronic Letters，12
〔６〕P.140―141（1976）に記載されている。こ
の公知装置においては基体半導体層に対して逆形
にドープされた帯状の領域が設けられ、この領域
は、半導体層表面にあつて基準電位に接続された
反転層から成るMISメモリコンデンサ対向電極に
結ばれている。このMISメモリコンデンサは絶縁
層によつて半導体層から隔離された金属ゲート電
極を持つものであるが、このゲート電極は高濃度
にドープされた半導体材料例えば多結晶シリコン
であつてもよい。メモリ素子に記憶される情報は
それぞれのメモリコンデンサのゲート電極に電圧
の形で与えられる。このゲート電極電圧は帯状領
域に接続された基準電位に対して決められる。各
メモリ素子のメモリコンデンサ区域と電界効果ト
ランジスタの間には半導体層表面を覆う絶縁層が
メモリコンデンサのゲート電極の下においてより
も厚くなつている区域でありこれによつてメモリ
コンデンサの半導体層表面に形成される反転層が
同じメモリ素子の電界効果トランジスタのドレン
領域まで拡がることが阻止される。
この発明の目的は半導体層表面でメモリ素子が
必要とする面積を小さくしそれによつて与えられ
たメモリ表面により多くのメモリコンデンサを収
めることができるようにするかあるいは与えられ
たメモリ容量に対して必要とする半導体表面をよ
り小さくすることができるようにすることであ
る。この目的はこの発明により半導体層の表面を
覆う絶縁層の上に第一導電層を設けてこれを総て
のメモリ素子のメモリコンデンサに共通の基準電
極として一つの基準電位に接続し、第一導電層の
上に別の絶縁層によつてそれから絶縁して第二導
電層を設けこの導電層に記憶すべき情報電圧を印
加するメモリコンデンサ電極を形成することによ
つて達成される。
必要とする面積を小さくしそれによつて与えられ
たメモリ表面により多くのメモリコンデンサを収
めることができるようにするかあるいは与えられ
たメモリ容量に対して必要とする半導体表面をよ
り小さくすることができるようにすることであ
る。この目的はこの発明により半導体層の表面を
覆う絶縁層の上に第一導電層を設けてこれを総て
のメモリ素子のメモリコンデンサに共通の基準電
極として一つの基準電位に接続し、第一導電層の
上に別の絶縁層によつてそれから絶縁して第二導
電層を設けこの導電層に記憶すべき情報電圧を印
加するメモリコンデンサ電極を形成することによ
つて達成される。
この発明の実施例としてメモリ素子を二つづつ
組合せてメモリ素子対とし各メモリ素子対の二つ
のメモリコンデンサ区域が半導体層の上で上下に
重なるようにし、半導体表面を覆う絶縁層上の第
一導電層により総てのメモリ素子のメモリコンデ
ンサに共通の基準電極を形成しこれを一つの基準
電位に接続し、第一導電層の上にそれに対して別
の絶縁層によつて絶縁された第二導電層を設けこ
れを総てのメモリ素子対の第一メモリコンデンサ
の情報電圧印加電極とし、メモリ素子対の第二メ
モリコンデンサの情報電圧印加電極は半導体層表
面において第一メモリコンデンサの電極の下に設
けられた反転または拡散層とすることによつても
所期の目的が達成される。この発明の更に有利な
実施例は後で図面について説明する。
組合せてメモリ素子対とし各メモリ素子対の二つ
のメモリコンデンサ区域が半導体層の上で上下に
重なるようにし、半導体表面を覆う絶縁層上の第
一導電層により総てのメモリ素子のメモリコンデ
ンサに共通の基準電極を形成しこれを一つの基準
電位に接続し、第一導電層の上にそれに対して別
の絶縁層によつて絶縁された第二導電層を設けこ
れを総てのメモリ素子対の第一メモリコンデンサ
の情報電圧印加電極とし、メモリ素子対の第二メ
モリコンデンサの情報電圧印加電極は半導体層表
面において第一メモリコンデンサの電極の下に設
けられた反転または拡散層とすることによつても
所期の目的が達成される。この発明の更に有利な
実施例は後で図面について説明する。
この発明による集積回路は特に簡潔な構成を特
徴としこれによつてメモリ素子が占める半導体層
表面を著しく縮小することができる。
徴としこれによつてメモリ素子が占める半導体層
表面を著しく縮小することができる。
図面に示した実施例についてこの発明を更に詳
細に説明する。
細に説明する。
第１図において１はｐ形の半導体層例えばｐシ
リコン層でありその表面にｎ形拡散領域２乃至５
があり、その中例えば２と３は選択用の第一MIS
電界効果トランジスタT1のソース領域およびド
レン領域である。ソース領域２は同時にドープ半
導体のビツト線の一部を形成しリード線BL（ビ
ツト線）が設けられ、トランジスタT1のゲート
電極６は同時にワード線を形成しリード線WL
（ワード線）が設けられている。４と５は第二の
選択MIS電界効果トランジスタT2のドレンおよび
ソース領域であり、７はそのゲート電極である。
５と７はここでもビツト線またはワード線の一部
を形成しリード線BL′またはWL′が設けられてい
る。これらのビツト線およびワード線は半導体層
１の上に同時に設けられるいくつかの選択トラン
ジスタに共通である。
リコン層でありその表面にｎ形拡散領域２乃至５
があり、その中例えば２と３は選択用の第一MIS
電界効果トランジスタT1のソース領域およびド
レン領域である。ソース領域２は同時にドープ半
導体のビツト線の一部を形成しリード線BL（ビ
ツト線）が設けられ、トランジスタT1のゲート
電極６は同時にワード線を形成しリード線WL
（ワード線）が設けられている。４と５は第二の
選択MIS電界効果トランジスタT2のドレンおよび
ソース領域であり、７はそのゲート電極である。
５と７はここでもビツト線またはワード線の一部
を形成しリード線BL′またはWL′が設けられてい
る。これらのビツト線およびワード線は半導体層
１の上に同時に設けられるいくつかの選択トラン
ジスタに共通である。
トランジスタT1はメモリコンデンサC1と組ん
で第一メモリ素子を構成し、T2はメモリコンデ
ンサC2と組んで第二メモリ素子を構成する。C1
の電極８はT1のドレン領域３に結ばれている。
これによりT1がWLを通して印加された電圧によ
り導通状態となるとビツト線BLを通して運ばれ
た情報電圧が領域２と３を通して電極８に導かれ
コンデンサC1に蓄積される。電極８に対応する
C2の電極は９であり、１０は８と９に共通の対
向電極である。１０は例えば条帯の形であり半導
体層１上に設けられた総てのメモリコンデンサの
共通対向電極となる。第１図ではメモリコンデン
サC1とC2は電極８，１０間および９，１０間の
コンデンサ符号で表わされている。
で第一メモリ素子を構成し、T2はメモリコンデ
ンサC2と組んで第二メモリ素子を構成する。C1
の電極８はT1のドレン領域３に結ばれている。
これによりT1がWLを通して印加された電圧によ
り導通状態となるとビツト線BLを通して運ばれ
た情報電圧が領域２と３を通して電極８に導かれ
コンデンサC1に蓄積される。電極８に対応する
C2の電極は９であり、１０は８と９に共通の対
向電極である。１０は例えば条帯の形であり半導
体層１上に設けられた総てのメモリコンデンサの
共通対向電極となる。第１図ではメモリコンデン
サC1とC2は電極８，１０間および９，１０間の
コンデンサ符号で表わされている。
メモリコンデンサの共通対向電極１０は半導体
層１の表面を覆う絶縁層１１例えばSiO2層上の
導電層から形成されている。この電極１０の形は
写真蝕刻によつて作るが有利である。電極１０の
上には別の絶縁層１２例えばSiO2層がありその
上に更に導電層が設けられる。この導電層に写真
蝕刻によつて互に絶縁された電極８および９の
外、図に示されていないメモリコンデンサの対応
する電極が作られる。これらの電極を対応する選
択電界効果トランジスタのドレン領域と電気的に
結合するため電極８，９となる導電層の形成前に
領域３，４等の上の絶縁層１１の部分を除去し、
導電層がこの除去部分の半導体層表面をも覆うよ
うにする。総てのメモリコンデンサに共通の基準
電極１０により電極８および９の下においては半
導体層１に反転層の形成が阻止されるからメモリ
コンデンサC1とC2の区域はドレン領域３および
４に近接して置くことができる。これによつて公
知のメモリ素子に比較して著しく占有面積を縮小
することが可能となる。
層１の表面を覆う絶縁層１１例えばSiO2層上の
導電層から形成されている。この電極１０の形は
写真蝕刻によつて作るが有利である。電極１０の
上には別の絶縁層１２例えばSiO2層がありその
上に更に導電層が設けられる。この導電層に写真
蝕刻によつて互に絶縁された電極８および９の
外、図に示されていないメモリコンデンサの対応
する電極が作られる。これらの電極を対応する選
択電界効果トランジスタのドレン領域と電気的に
結合するため電極８，９となる導電層の形成前に
領域３，４等の上の絶縁層１１の部分を除去し、
導電層がこの除去部分の半導体層表面をも覆うよ
うにする。総てのメモリコンデンサに共通の基準
電極１０により電極８および９の下においては半
導体層１に反転層の形成が阻止されるからメモリ
コンデンサC1とC2の区域はドレン領域３および
４に近接して置くことができる。これによつて公
知のメモリ素子に比較して著しく占有面積を縮小
することが可能となる。
第１図はこの発明の実施例を示す。１は基体半
導体層、T1とT2は電界効果トランジスタ、２と
３および５と４はそれらのソース領域とドレン領
域、C1とC2はメモリコンデンサ１０は共通基準
電極、８と９は情報電圧印加電極である。
導体層、T1とT2は電界効果トランジスタ、２と
３および５と４はそれらのソース領域とドレン領
域、C1とC2はメモリコンデンサ１０は共通基準
電極、８と９は情報電圧印加電極である。
Claims (1)
- 【特許請求の範囲】 １ 一つの半導体層の表面を覆う絶縁層の上に第
一の導電層が設けられ、この層は総てのメモリ素
子のメモリコンデンサC1，C2に共通の基準電極
１０を形成し一つの基準電位に接続されること、
第一導電層の上に別の絶縁層１２によつてそれか
ら絶縁して複数の第二導電層が設けられこれらの
第二の導電層は記憶すべき情報電圧を印加するメ
モリコンデンサC1，C2の電極８，９を形成して
いることを特徴とする一つの半導体層上にそれぞ
れ一つの選択MIS電界効果トランジスタと一つの
メモリコンデンサから成る１トランジスタメモリ
素子が設けられ、記憶すべき情報電圧が印加され
るメモリコンデンサ電極は電界効果トランジスタ
のドレン領域と電気的に結ばれ、複数のメモリ素
子の電界効果トランジスタのソース電極は一つの
共通ビツト線と結ばれ、そのゲート電極は一つの
共通ワード線と結ばれているモノリシツク集積回
路。 ２ 第一導電層と第二導電層の一方または双方が
高濃度にドープされた半導体材料特に多結晶シリ
コンから成ることを特徴とする特許請求の範囲第
１項の集積回路。 ３ 第一導電層と第二導電層の一方または双方が
金属層であることを特徴とする特許請求の範囲第
１項記載の集積回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772720533 DE2720533A1 (de) | 1977-05-06 | 1977-05-06 | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53138687A JPS53138687A (en) | 1978-12-04 |
| JPS6123663B2 true JPS6123663B2 (ja) | 1986-06-06 |
Family
ID=6008278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325478A Granted JPS53138687A (en) | 1977-05-06 | 1978-05-02 | Monolithic ic having one transistor memory |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4197554A (ja) |
| JP (1) | JPS53138687A (ja) |
| DE (1) | DE2720533A1 (ja) |
| FR (1) | FR2390009B1 (ja) |
| GB (1) | GB1588089A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL173572C (nl) * | 1976-02-12 | 1984-02-01 | Philips Nv | Halfgeleiderinrichting. |
| US4360823A (en) * | 1977-03-16 | 1982-11-23 | U.S. Philips Corporation | Semiconductor device having an improved multilayer wiring system |
| US4475118A (en) * | 1978-12-21 | 1984-10-02 | National Semiconductor Corporation | Dynamic MOS RAM with storage cells having a mainly insulated first plate |
| JPS5593252A (en) * | 1979-01-05 | 1980-07-15 | Mitsubishi Electric Corp | Substrate potential generating apparatus |
| JPS5846178B2 (ja) * | 1980-12-03 | 1983-10-14 | 富士通株式会社 | 半導体装置 |
| DE3137708A1 (de) * | 1981-09-22 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Integratorschaltung mit einem differenzverstaerker |
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| US4591738A (en) * | 1983-10-27 | 1986-05-27 | International Business Machines Corporation | Charge pumping circuit |
| US4833521A (en) * | 1983-12-13 | 1989-05-23 | Fairchild Camera & Instrument Corp. | Means for reducing signal propagation losses in very large scale integrated circuits |
| US4652898A (en) * | 1984-07-19 | 1987-03-24 | International Business Machines Corporation | High speed merged charge memory |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0815206B2 (ja) * | 1986-01-30 | 1996-02-14 | 三菱電機株式会社 | 半導体記憶装置 |
| US5049958A (en) * | 1989-01-27 | 1991-09-17 | Texas Instruments Incorporated | Stacked capacitors for VLSI semiconductor devices |
| JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5195742A (ja) * | 1975-02-20 | 1976-08-21 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| BE789501A (fr) * | 1971-09-30 | 1973-03-29 | Siemens Ag | Condensateur electrique dans un circuit integre, utilise notamment comme memoire pour une memoire a semiconducteur |
| DE2318912A1 (de) * | 1972-06-30 | 1974-01-17 | Ibm | Integrierte halbleiteranordnung |
| DE2441385C3 (de) * | 1974-08-29 | 1981-05-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Vergrößern des Lesesignals bei einem Ein- Transistor-Speicherelement |
| US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
| DE2553591C2 (de) * | 1975-11-28 | 1977-11-17 | Siemens AG, 1000 Berlin und 8000 München | Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen |
| JPS5279679A (en) * | 1975-12-26 | 1977-07-04 | Toshiba Corp | Semiconductor memory device |
| NL173572C (nl) * | 1976-02-12 | 1984-02-01 | Philips Nv | Halfgeleiderinrichting. |
-
1977
- 1977-05-06 DE DE19772720533 patent/DE2720533A1/de active Granted
-
1978
- 1978-04-20 US US05/898,489 patent/US4197554A/en not_active Expired - Lifetime
- 1978-04-28 FR FR7812678A patent/FR2390009B1/fr not_active Expired
- 1978-05-02 JP JP5325478A patent/JPS53138687A/ja active Granted
- 1978-05-03 GB GB17355/78A patent/GB1588089A/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5195742A (ja) * | 1975-02-20 | 1976-08-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2720533A1 (de) | 1978-11-09 |
| JPS53138687A (en) | 1978-12-04 |
| DE2720533C2 (ja) | 1989-05-11 |
| FR2390009A1 (ja) | 1978-12-01 |
| US4197554A (en) | 1980-04-08 |
| FR2390009B1 (ja) | 1982-10-22 |
| GB1588089A (en) | 1981-04-15 |
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