DE2318912A1 - Integrierte halbleiteranordnung - Google Patents

Integrierte halbleiteranordnung

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DE2318912A1
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Shakir Ahmed Abbas
Chi Shih Chang
Jun Leo Boyes Freeman
Ronald William Knepper
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Description

Integrierte Halbleiteranordnung
Die Erfindung betrifft eine integrierte Halbleiteranordnung mit Isolationszonen zur Verhinderung von Oberflächen-Leckströmen zwischen dagegen empfindlichen, aneinander angrenzenden Bauelementen.
Bei integrierten Halbleiteranordnungen ist man bestrebt, auf einem Halbleiterplättchen gegebener Fläche eine möglichst große Anzahl von Bauelementen oder Baugruppen unterzubringen. Dies gilt vorrangig beispielsweise für integrierte Speicheranordnungen, bei denen eine hohe Speicherdichte anzustreben ist. Es sei beispielsweise auf eine Speicheranordnung verwiesen, deren einzelne Speicherzellen aus der Serienschaltung eines Feldeffekttransistors und einer Kapazität bestehen. Eine derartige Speicherzelle ist außerordentlich empfindlich gegen Oberflächen-Leckströme. Dies ist die Ursache dafür, daß diese Speicherzellen nicht in der an sich möglichen Dichte auf einem Halbleiterplättchen integrierbar sind. Zwischen den einzelnen Speicherzellen treten parasitäre Ströme auf, so daß die ge-
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speicherten Informationen nicht erhalten bleiben. Die Notwendigkeit, die einzelnen Speicherzellen in einem genügend großen Abstand voneinander anzuordnen, um parasitäre Ausgleichsströme zu verhindern, ist ausschlaggebend dafür, daß die erreichbare Speicherdichte nicht unwesentlich begrenzt ist. Außerdem ist bei dieser Speicherart festzustellen, daß jede Gruppe von Speicherzellen über eine diffundierte Bitleitung in der Epitaxieschicht miteinander verbunden ist. Die Kapazität dieser Bitleitung beeinflußt die Größe der Kapazität der Speicher-'" zelle. Eine Verminderung der Kapazität der Bitleitung gestattet eine Verminderung der Kapazität der Speicherzelle, ohne daß eine Beeinflußung des Lesesignales feststellbar wäre. Weiterhin ist bei der beispielsweise genannten Speicherzelle entweder ein Silizium- oder ein Metallgate vorgesehen. Bei der Verwendung von Siliziumgates wird ein Teil der vorhandenen Halbleiterfläche dadurch verbraucht, daß entweder ein Kontakt an einer Wortleitung oder an einer Bitleitung benötigt wird und daß eine Trenndiffusion zwischen dem gate des Feldeffekttransistors und dem Anschluß der Kapazität benötigt wird. Auch aus diesem Grunde ist die Anzahl der Speicherzellen, die auf einem Speicherplättchen gegebener Fläche unterbringbar sind, wesentlich begrenzt. Verwendet man ein Metallgate, so wird ebenfalls Halbleiterfläche verschwendet. In diesem Fall wird die an sich für die eigentliche Speicherzelle benötigte Fläche dadurch vergrößert, daß· die metallische Wortleitung eine bestimmte Breite aufweisen muß und daß zwischen der metallischen Wortleitung und der dazu parallel verlaufenden Leitung zum Kapazitätsanschluß ein bestimmter Abstand eingehalten werden muß.
Hieraus ist zu ersehen, daß optimale Integrations-bzw. Speicherdichten dann nicht erreichbar sind, wenn gewisse Abstände zwischen den einzelnen Schaltelementen eingehalten werden müssen, um parasitäre Ströme unwirksam zu machen. Es ist bereits aus dem US-Patent 3 343 255 bekannt, bei einer.Halbleiteranordnung, bestehend aus einem stark dotierten Substrat mit einer darauf aufgewachsenen schwach dotierten Epitaxieschicht
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des entgegengesetzten Leitfähigkeitstyps zur Isolation der einzelnen Halbleiterbereiche Isolationszonen zu verwenden. Bei der bekannten Anordnung reichen die Isolationszonen ausgehend von der Oberfläche der Epitaxieschicht bis in das Substrat und durch dieses hindurch. Würde man bei dieser Anordnung die Isolationszone durch Aufwachsen von Siliziumdioxyd herstellen, so wären die Isolationszonen etwa gleich breit und tief, da der Wachstumsprozeß in beiden Richtungen gleich schnell vor sich geht und das Substrat im Vergleich zur Epitaxieschicht relativ dick ist. Das bedeutet, daß auch diese Isolationszonen einen großen Raumbedarf haben. Außerdem haben diese bekannten Isolationszonen den Nachteil, daß auch die einzelnen Teilbereiche des Substrats gegeneinander isoliert werden, so daß das Substrat nicht mehr als gemeinsamer Anschluß für die in den verschiedenen isolierten Gebieten liegenden Anordnungen dienen kann.
Es ist die der Erfindung zugrunde liegende Aufgabe, die Integrationsdichte von integrierten Halbleiteranordnungen zu vergrößern, insbesondere dann, wenn sie aus Bauelementen oder Baugruppen bestehen, deren Funktionsweise durch Oberflächen-Leckströme beeinflußt wird.
Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß sich auf einem hoch dotierten Substrat eine schwach gleichartig dotierte Epitaxieschicht und darüber eine Isolationsschicht befindet, daß die Bauelemente in der Epitaxieschicht angeordnet sind, wobei sie durch von der Oberfläche der Epitaxieschicht ausgehende und nur geringfügig in das Substrat eintretende Isolationszonen gegeneinander isoliert sind.
Auf diese Weise lassen sich Oberflächen-Leckströme beispielsweise zwischen aus der Reihenschaltung eines Feldeffekttransistors und einer Kapazität bestehende Speicherzellen ohne wesentlichen Verlust an Speicherdichte vermeiden.
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Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten vorteilhaften Ausführungsbeispiele näher erläutert. Es zeigen:
Fig.1-8 ' Schnittansichten einer erfindungsgemäßen Halbleiteranordnung in fortschreitenden Herstellungsstufen; ·
Fig.9 die Draufsicht eines Teils einer erfindungsgemäßen Halbleiteranordnung^
Fig.10 eine Schnittansicht der Halbleiteranordnung gemäß Fig.9; "
Fig. 11 die Schnitt ansieht einer anderen erfindungsgemäßen Halbleiteranordnung und
Fig.12 die Schnittansicht einer weiteren erfindungsgemäßen Halbleiteranordnung.
Es ist darauf hinzuweisen, daß bei den Schnittansichten der vertikale Maßstab gegenüber dem horizontalen Maßstab etwa verzehnfacht ist.
In Fig.l ist ein hoch P -dotiertes Substrat 10 dargestellt, das bevorzugterweise aus monokristallinem Silizium besteht. Auf die Oberfläche des Substrats 10 ist eine schwach P -dotierte Epitaxieschicht 11 aufgewachsen, deren Dicke etwa 1,75 micron und deren spezifischer Widerstand 2 Ohm-cm beträgt. Der spezi- , fische Widerstand des Substrats 10 liegt etwa bei 0,2 öhm-cm.
Auf die Oberfläche 14 der Epitaxieschicht 11 ist eine Siliziumdioxydschieht 12 in einer Dicke von etwa 300 A aufgebracht. Auf diese Dioxydschicht befindet sich eine Siliziümnitridschicht 15 mit einer Dicke von etwa 300 R. Die beiden Schichten 12 und 15 bilden zusammen eine Isolationsschicht 16 mit einer
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- 5 Dicke von etwa 600 A.
Nach der Herstellung der Isolationsschicht 16 wird eine Ätzmaske aufgebracht, mit deren Hilfe in der Isolationsschicht 16 die Fenster 17 freigeätzt werden. Der Ätzprozeß wird vorteilhafterweise in zwei Schritten ausgeführt, wobei mit einem ersten Ätzmittel zunächst die Siliziumnitridschicht und mit einem zweiten Ätzmittel dann die Siliziumdioxydschicht im Bereich der Fenster 17 entfernt wird. Die Fenster liegen über Bereichen der Epitaxieschicht 11, in denen anschließend keine Halbleiterbauelemente gebildet werden. Die Fenster sind so ausgebildet und angeordnet, daß sie in Draufsicht ein Netz senkrecht zueinander verlaufender, schmaler Kanäle bilden, die jeweils größere Gebiete der Isolationsschicht 16 einschließen, unterhalb dieser Gebiete befinden sich die Halbleiterzonen, in denen die Halbleiteranordnungen unterzubringen sind.
Wie Fig.2 zeigt, werden im Bereich der Fenster 17 in der Epitaxieschicht 11 und in einem Teil des Substrats 10 Isolationszonen 18 gebildet. Diese Isolationszonen erstrecken sich geringfügig in das Substrat 10 hinein, um im Bereich der Isolationszonen Leckströme durch das Substrat 10 zu unterbinden. Nimmt man beispielsweise an, die Epitaxieschicht 11 weise eine Dicke von 1,75 micron auf, dann erzeugt man Isolationszonen mit einer Tiefe von 2 micron, so daß sich die Isolationszonen höchstens bis zu einer Tiefe von 0,25 micron in das Substrat 10 hinein erstrecken. Auf diese Weise wird erreicht, daß die Isolationszonen 18 nicht Teile des Substrats 10 elektrisch isolieren, daß das Substrat 10 also als eine für die gesamte integrierte Halbleiteranordnung in der Epitaxieschicht 11 als eine gemeinsame Halbleiterzone verwendbar ist. Als Material für die Isolationszonen 18 eignen sich die bewährten Isolationsmaterialien und das Herstellungsverfahren kann in bewährter Weise durchgeführt werden. Bei einem aus Silizium bestehenden Substrat 10 ist es jedoch vorteilhaft, die Isolationszonen 18 aus Silizium-
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dioxyd herzustellen. Dabei wird zunächst in einer ersten, vorzugsweise einer thermischen Oxydation ein Teil der Epitaxieschicht 11 im Bereich der Fenster 17 in der Isolationsschicht 16 oxydiert. Das dabei gebildete· Siliziumdioxyd wird dann mit Hilfe einer Ätzlösung entfernt. Auf diese Weise entstehen in der Epitaxieschicht 11 Kanäle, deren Tiefe etwa bis zur Mitte . der Epitaxieschicht 11 reicht. Anschließend erfolgt eine zweite, vorzugsweise thermische Oxydation, bei der der Rest der im Bereich der Maskenfenster 17 vorhandenen Epitaxieschicht 11 und ein Teil des Substrats in Siliziumdioxyd umgewandelt wird. Auf diese Weise werden die in Fig.2 gezeigten Isolationszonen 18 gebildet. Gleichzeitig wird gewährleistet, daß die obere Oberfläche der Isolationszonen 18 mit der oberen Oberfläche der Isolationsschicht 16 abschließen und somit eine planare Struktur ergeben.
Wie aus Fig.3 zu ersehen ist, wird im nächsten Verfahrensschritt auf die Isolationsschicht 16 einschließlich der Isolationszonen 18 beispielsweise eine polykristalline Siliziumschicht 19 auf-, gebracht. Die Schicht 19 kann auch aus einem anderen Material bestehen, wenn es die Forderungen erfüllt, daß es elektrisch leitend ist und daß e,s die bei einem Diffusionsprozeß auftretenden hohen Temperaturen aushält.
Im Bedarfsfalle können die Isolationsschicht 16 und die Teile der Isolations zone 18, die über die Oberfläche der Epitaxieschicht 11 hinausragen, vor dem Aufbringen der polykristallinen Schicht 19 entfernt werden. Wird dann die Isolationsschicht 16 erneut auf die Oberfläche 14 der Epitaxieschicht 11 aufgebracht, so ist die gesamte Oberfläche 14 damit bedeckt. Auch diese neu-
o gebildete Isolationsschicht 16. würde aus einer jeweils 300 A dicken Siliziumdioxydschicht 12 und einer Siliziumnitridschicht 15 zusammengesetzt sein.
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Nach dem Aufbringen der polykristallinen Siliziumschicht 19 auf die Isolationsschicht 16 und die oberen Flächen der Isolationszonen 18 wird die polykristalline Siliziumschicht unter Benutzung einer geeigneten Ätzmaske wieder von bestimmten Bereichen entfernt. Beispielsweise erreicht man damit, daß die leitende polycristalline Siliziumschicht nur über Teilen der Isolationsschicht 16 erhalten bleibt/ wo sie als Elektrode oder als Leitung verwendet werden soll. Beispielsweise dient die polykristalline Siliziumschicht 19 in der Struktur nach Fig.3 als Leitung, über die eine Spannung an die zu beiden Seiten der mittleren Isolationszone 18 gebildeten Kapazitäten zuführbar ist. Beispielsweise ist die polykristalline Siliziumschicht 19 in eine Vielzahl von einem bestimmten Abstand zueinander aufweisenden Streifen aufgeteilt, die jeweils eine Leitung bilden und eine Vielzahl von Kapazitäten von Speicherzellen überdecken. Es sei auf Fig.9 verwiesen, wo die Schicht 19 den Bereich 20 in der Epitaxieschicht 11 überdeckt, der unterhalb der Epitaxieschicht 16 zu beiden Seiten der Isolationszone 18 verläuft.
Nachdem auf diese Weise die aus polykristallinem Silizium bestehenden Leiterschichten 19, von denen in den Fig,3 und 9 lediglich eine gezeigt ist, gebildet sind, wird die gesamte Oberfläche mit einer Maske abgedeckt und die Fenster 21 (siehe Fig.4) in der Isolationsschicht 16 freigeätzt. Die Isolationsschicht 16 bleibt überall dort erhalten, wo ein Kanal 23 eines Feldeffekttransistors oder eine Kapazität, deren Dielektrikum aus der Isolationsschicht 19 und deren eine Elektrode aus der polykristallinen Siliziumschicht 19 besteht, in der Epietasie*- schicht 11 gebildet wird. Im Bereich der Fenster 21 können Bitleitungen 22 beiderseits der Isolationszone l8 in die Epitaxieschicht 11 eindiffundiert werden, was in Fig.5 dargestellt ist. Bei dieser Diffusion wird gleichzeitig die polykristalline Siliziumschicht 19 dotiert. .
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Es sei bemerkt, daß auf jeder Seite der Bitleitungen 22 eine Isolations zone 18 angeordnet ist." Dies gilt dann nicht, wenn eine Verbindung zu einem der Kanäle 23 des Feldeffekttransistors hergestellt werden soll. Eine entsprechende Anordnung ist aus Fig.9 zu ersehen.
Jede der Bitleitungen 22 besteht aus einer hoch N -dotierten Halbleiterzone . Bei einer Dicke von 1,75 micron der Epitaxieschicht 11 beträgt die Dicke der diffundierten Bitleitungen
22 etwa 1 micron. Wie weiter der Fig.9 zu entnehmen ist,-verbindet die Bitleitung 22 eine Vielzahl von Kanälen 23 der Feldeffekttransistoren, die in der Epitaxieschicht 11 unterhalb der Isolationsschicht 16 liegen. Die Isolationszonen 18 verhindern eine seitliche Diffusion der Bitleitungen 22, ausgenommen, es soll eine Verbindung zum Kanal 23 hergestellt werden. Wie weiterhin der Fig.9 zu entnehmen ist, sind die Kapazitätszonen 20, die unterhalb der polykristallinen Silizium-Schicht 19 und in derselben Reihe liegen, an zwei unterschiedliche Bitleitungen 22 angeschlossen. Jede der Bitleitungen steht mit einer Vielzahl von Kanälen von Feldeffekttransistoren
23 in Verbindung.
Nach Diffusion der Bitleitungen 22 wird im Bereich der diffundierten Bitleitungen 22 und der polykristallinen Siliziumschicht 19 eine Siliziumdioxydschicht 24 aufgebracht, die eine Dicke von etwa 5000 A aufweist. Nach dem Aufbringen der Schicht 24 in den getrennten Teilbereichen, wie sie aus Fig.6 zu ersehen sind, wird eine Maske aufgebracht, die Kontaktlöcher oder Fenster 25 in der Siliziumdioxydschicht 24 definiert. In einem nachfolgenden Prozeß werden dann die zu den Oberflächen der diffundierten Bitleitungen 22 und der Leiterschicht 19 führenden Kontaktlöc'her 25 freigelegt.
Unter Umständen sind die nicht von der Siliziumdioxydschicht 2 bedeckten Teile der Isolationsschicht 16 nach dem Aufbringen
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der Siliziumdioxydschicht 24 aber vor der Bildung der Kontaktlöcher 25 zu entfernen. Die Isolationsschicht 16 ist dann in einem nachfolgenden Prozeß wieder zu erneuern. Auf diese Weise können Probleme, die durch Verunreinigung in den Kanalzonen 23 bedingt sind, verhütet werden.
Nach der öffnung der Kontaktlöcher 25 wird die gesamte Oberfläche der Anordnung in einer Dicke von etwa 10 000 A metallisiert. Anschließend wird eine Maske auf die Metallschicht 26 aufgebracht und es werden sämtliche Teile der Metallschicht 26 entfernt, die nicht als Elektroden, ohmsche Kontakte oder als elektrische Zwischenverbindungen benötigt werden. Auf diese Weise entstehen die die elektrische Verbindung zu der Leiterschicht 19, den Kanalzonen 23 und zu den Bitleitungen 22 herstellenden Kontakte.
Es sei darauf hingewiesen, daß die in den Fign. 7 und 8 dargestellten Strukturen keine tatsächlichen Schaltungen wiedergeben. Es soll lediglich gezeigt werden, wie verschiedene Arten von metallischen Kontakten zu den einzelnen zu kontakt!erenden Zonen hergestellt werden.
Außerdem wird man normalerweise nicht für jede Kanalzone 23 einen gesonderten Kontakt in ein und derselben Reihe vorsehen, was der Fig.8 zu entnehmen wäre. Bei der tatsächlichen Ausführung würde man, wie es in Fig.9 angedeutet ist, die Metallschicht 26 so ätzen, daß metallische Wortleitungen 27 gebildet werden, die sich über die Breite der Anordnung erstrecken und mit allen Kanalzonen 23 der Speicherzellen in einer Reihe verbunden sind.
Die Kapazität jeder Speicherzelle ist durch die Isolationsschicht 16 definiert, die als Dielektrikum dient. Die eine Elektrode der Kapazität besteht aus der polykristallinen Siliziumschicht 19. Die andere Elektrode der Kapazität wird an der Oberfläche der Epitaxieschicht 11 gebildet, wenn durch
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eine geeignete Vorspannung an der polykristallinen Siliziumschicht 19 dort eine Inversionsschicht erzeugt wird. Der Kanal 20 steht auch mit der Kanalzone 23 des Feldeffekttransistors in Verbindung, so daß die gebildete Kapazität in Reihe geschaltet ist.
Wie bereits erwähnt, und in Fig.9 dargestellt,, erstrecken sich die Isolationszonen 18 nicht nur in einer Richtung, sondern sie sind so angeordnet, daß sie nicht gemeinsame Gebiete (20 und 23) einer Anordnung von den nicht gemeinsamen Gebieten der benachbarten Anordnung isolieren. Auf diese Weise wird verhindert, daß zwischen den nicht gemeinsamen Gebieten benachbarter Anordnungen Oberflächenströme fließen können.
Ein weiteres erfindungsgemäßes Ausführungsbeispiel ist der Fig.Il zu entnehmen. Hier sind in der Epitaxieschicht 11 zwei getrennte Feldeffekttransistoren zwischen den Isolationszonen 18 gebildet. Die Diffusions zonen 31 und 32 zwischen zweien der Isolationszone 18 bilden die Quelle und Senke eines Feldeffekttransistors, dessen Kanal 33 unterhalb der Isolationsschicht 16 liegt. Eine metallische Elektrode 34 bildet das gate dieses Transistors.
Zwischen den beiden anderen Isolations zonen 18 ist ein weiterer Feldeffekttransistor gebildet. Zwischen den beiden Diffusionszonen 35 und 36 liegt der Kanal 37, über dem die Isolationsschicht 16 angeordnet ist. Die leitende, polykristalline Siliziumschicht 19 erstreckt sich über die Isolationsschicht 16. Die Siliziumdioxydschicht 24 ist auf die polykristalline SiIi-^ ziumschicht 19 und die Diffusionszonen 35 und 36 aufgebracht. Auf diese Weise entsteht ein Feldeffekttransistor mit einem gate aus polykristallinem Silizium. Die Kontakte zu dem gate und den Quelle und Senke bildenden Diffusionszonen 35 und 36 sind am Rande der Anordnung angeordnet. Die Anordnung gemäß Fig.11 enthält somit einen Feldeffekttransistor mit einem
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Siliziumgate und einen Feldeffekttransistor mit einem Metallgate.
Der Fig. 12 ist eine Halbleiteranordnung mit vier Feldeffekttransistoren zu entnehmen, die in Serie geschaltet sind und abwechselnd ein Metall- und ein Siliziumgate aufweisen. In der Epitaxieschicht 11 sind zwischen zwei Isolationszonen 18 zwei Diffusionszonen 40 und 41 angeordnet. Zwischen Teilen der Siliziumdioxydschicht 24 liegt ein metallischer Kontakt 42 über einem Teil der Isolationsschicht 16. Auf diese Weise entsteht ein erster Feldeffekttransistor mit metallischem Gate, bei dem die Diffusionszone 40 die Drain bzw. Source, ein Gebiet 43 in der Epitaxieschicht 11 unterhalb der polykristallinen Schicht 19 die Source bzw. Drain und ein Bereich 44 in der Epitaxieschicht 11 unterhalb des Kontaktes 42 den Kanal bildet.
Das Gebiet 43 in der Epitaxieschicht 11 unter der polykristallinen Schicht 19 dient als Kanal eines zweiten Feldeffekttransistors, dessen Gate aus Silizium besteht. Der Bereich 44 unterhalb des metallischen Kontaktes 42 bildet die Drain bzw. Source und ein Gebiet 45 in der Epitaxieschicht 11 unterhalb eines metallischen Kontaktes 46 bildet die Source bzw. Drain des Transistors.
Ein dritter, ein metallisches Gate aufweisender Feldeffekttransistor setzt sich aus Gebieten 43 und 45 und einem Gebiet 47. in der Epitaxieschicht 11 unterhalb eines Teiles der polykristallinen Schicht 19 zusammen.
Das Gebiet 47 dient gleichzeitig als Kanal eines vierten Feld- " effekttransistors, dessen Drain und Source durch das Gebiet 45 und die Diffusionszone 41 gebildet werden. Es entsteht also ein weiterer Feldeffekttransistor mit einem Gate aus Silizium. Auf diese Weise entsteht eine Anordnung mit vier in Serie geschalteten Feldeffekttransistoren mit abwechselnden Gates. Die Gebiete 43-45 und 47 sind elektrisch von nicht gemeinsamen Gebieten
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anderer Anordnungen durch die Isolationszone 18 elektrisch isoliert.
Die Erfindung wurde im vorstehenden anhand von Anordnungen beschrieben, bei denen Feldeffekttransistoren oder Feldeffekttransistoren in Reihe mit einer Kapazität die Oberflächen-Leckstrom empfindlichen Elemente darstellen. Es ist darauf hinzuweisen, daß innerhalb der Epitaxieschicht 11 erfindungsgemäß auch andere gegen Oberflächenströme zu schützende Elemente herstellbar sind. Andere Beispiele wären ladungsgekoppelte Anordnungen, feldinduzierte Kapazitäten, dynamische Speicherzellen und andere Anordnungen mit Feldeffekttransistoren. Es sei außerdem darauf hingewiesen, daß die Leitfähigkeitstypen der einzelnen Halbleiterzonen und Halbleiterschichten auch komplementär sein können und daß anstelle von Silizium auch andere geeignete Habbleitermaterialien verwendbar sind.
Insbesondere im Hinblick auf aus der Reihenschaltung eines Feldeffekttransistors und einer Kapazität bestehender Speicherzellen ergeben sich wesentliche Vorteile gegenüber den bekannten Anordnungen. Es wird sichergestellt, daß die die Information kennzeichnende Ladung nicht durch Oberflächen-Leckströme verloren geht. Die erreichbare Integrationsdichte und damit die Speicherdichte kann gegenüber bekannten Anordnungen bei gleichbleibender Ausbeute wesentlich erhöht werden. Es werden störende Diffusionen verhindert. Außerdem läßt sich im Vergleich mit den bekannten Anordnungen feststellen, daß die Kapazität der Bitleitung reduziert wird, so daß auch die Kapazität der Speicherzelle verkleinert werden kann. Zusätzlich ist auf den Vorteil hinzuweisen, der sich daraus ergibt, daß die Anzahl der kotwendigen Kontakte insbesondere aufgrund des über das hochdotierte Substrat ermöglichten gemeinsamen An~ Schlüsse aller nicht gemeinsamer, gegen Leckströme gesicherter Bereiche reduziert ist.
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Claims (1)

  1. V a t e ri t a η s ρ r' ü c Ii e
    Integrierte Halbleiteranordnung mit Isolationszonen zur Verhinderung von Oberflächen-Leckströmen zwischen dagegen empfindlichen, aneinander grenzenden Bauelementen, dadurch gekennzeichnet, daß sich auf einem hoch dotierten Substrat eine schwach gleichartig dotierte Epitaxie-Schicht und darüber eine Isolationsschicht befindet, daß die Bauelemente in der Epitaxieschicht angeordnet sind, wobei sie durch von der Oberfläche der Epitaxieschicht ausgehende und nur geringfügig in das Substrat eintretende Isolationszonen gegeneinander isoliert sind.
    Integrierte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ausgewählte, jeweils derartige Bauelemente enthaltende Teilbereiche der Epitaxieschicht mit der Isolationsschicht bedeckt sind und daß durch eine Vielzahl von Isolationszonen jeweils nicht gemeinsame Gebiete von benachbarten Bauelementen isoliert sind.
    Integrierte Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß unterhalb der ausgewählten Teilbereiche angeordnete Isolationszonen sich bis in die Isolationsschicht erstrecken, während andere Isolationszonen an der Oberfläche der Epitaxieschicht enden.
    Integrierte Halbleiteranordnung nach den Ansprüchen 1-3, dadurch gekennzeichnet, daß das Halbleitermaterial aus Silizium und die Isolationszonen aus Siliziumdioxyd bestehen.
    5. Integrierte Halbleiteranordnung nach den Ansprüchen 1-4, dadurch gekennzeichnet, daß die Isolationsschicht ein struktureller Bestandteil des darunter in der Epitaxieschicht angeordneten Bauelementes ist.
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    6. Integrierte Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet/ daß jeweils angrenzend an die Isolationszonen stark und entgegengesetzt dotierte Halbleiterzonen
    • als Bestandteil der Bauelemente in die Epitaxieschicht
    eingebracht sind.
    7. Integrierte Halbleiteranordnung nach Anspruch 6# dadurch gekennzeichnet, daß die Halbleiterzonen beiderseits der
    jeweiligen Isolationszone angeordnet sind. .
    8. Integrierte Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Halbleiterzonen an einer Seite
    der jeweiligen Isolationszone angeordnet sind.
    9. Integrierte Halbleiteranordnung nach den Ansprüchen 1-8, dadurch gekennzeichnet, daß das Substrat mehrfach dicker als die Epitaxieschicht ist und daß sich die Isolationszonen nur um weniger als die Dicke der Epitaxieschicht
    ■ in das Substrat erstrecken.
    10. Integrierte Halbleiteranordnung nach den Ansprüchen 1-9, dadurch gekennzeichnet, daß mindestens auf einem Teil
    mindestens eines der Teilbereiche der Isolationsschicht
    eine polykristalline Siliziumschicht aufgebracht ist,
    daß auf demselben oder einem anderen Teilbereich der
    Isolationsschicht eine Metallschicht aufgebracht ist
    und daß beide Schichten gegeneinander isoliert sind.
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DE2318912A 1972-06-30 1973-04-14 Integrierte halbleiteranordnung Ceased DE2318912A1 (de)

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