DE3932445C2

DE3932445C2 - Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich

Info

Publication number: DE3932445C2
Application number: DE3932445A
Authority: DE
Inventors: Takahisa Eimori; Wataru Wakamiya; Hiroji Ozaki; Yoshinori Tanaka; Shinichi Satoh
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-29
Filing date: 1989-09-28
Publication date: 1994-02-10
Anticipated expiration: 2009-09-29
Also published as: US5097310A; JPH02168666A; DE3932445A1

Description

Die Erfindung bezieht sich auf eine komplementäre Halbleiterein richtung mit einem verbesserten Isolationsbereich. Gattungsgemäße komplementäre Halbleitereinrichtungen sind aus der DE 26 25 576 A1 oder aus IEEE Circuits and Devices Magazin, Nov. 1985, Seiten 6 bis 12 entnehmbar.

Eine Isolation von Halbleitereinrichtungen wird durch eine LOCOS-Methode (Local Oxidation of Silicon = Lokale Oxidation von Silizium) durchgeführt, wie z. B. in der japanischen Offenlegungs schrift JP 62-190869 (A) beschrieben. Eine Isolation zwischen einem Bereich vom P-Typ einer Halbleitereinrichtung und einem Bereich vom N-Typ einer Halbleitereinrichtung eines integrierten Schaltkreises ist ebenfalls unter Verwendung der LOCOS-Methode durchgeführt worden.

Die Fig. 3A bis 3C zeigen eine Methode, um Schritt für Schritt einen isolierenden Film mit der LOCOS-Methode zu bilden. Wie in Fig. 3A gezeigt, wird ein Siliziumoxidfilm 112 auf der Hauptober fläche eines Siliziumsubstrates vom P-Typ gebildet. Dann wird ein Siliziumnitridfilm 111 innerhalb desjenigen Bereiches gebildet, innerhalb dessen eine aktive Zone gebildet werden soll (der Bereich ist durch l₀ in Fig. 3A angegeben). Wenn das Substrat 1 einem thermischen Oxidationsprozeß in diesem Stadium ausgesetzt wird, wird ein dicker, die Einheiten isolierender Film 12 im Bereich, wo kein Siliziumnitridfilm gebildet wurde, wie in Fig. 3B gezeigt, erzeugt, da die vor Oxidation schützende Wirkung des Siliziumnitridfilms groß ist. Dann werden der Siliziumnitridfilm 111 und der Siliziumoxidfilm 112 von der Hauptoberfläche des Substrates 1 entfernt. Wie in Fig. 3C gezeigt, wird dadurch eine aktive Zone (in Fig. 3C durch l angegeben) gebildet.

Falls ein Einheiten isolierender Film 12 durch die LOCOS-Methode gebildet wird, bildet sich ein auf die aktive Zone übergreifender und Vogelschnabel (bird's beak) genannter Bereich (der Bereich C in den Figuren) im Endteil des Isolierfilmes. Daher ist die tatsächlich erreichte Länge l der aktiven Zone erheblich kleiner als die ursprünglich gewünschte Länge l₀. Daher ist es bei Ausführung der Einheitenisolation durch die LOCOS-Methode schwierig, die Einheit zu verkleinern. Falls die Dicke des Isolierfilms zur Beherrschung des Vogelschnabels klein ist, wird zusätzlich die Fähigkeit des Isolierfilms, Einheiten zu isolieren, verschlechtert.

Um die Miniaturisierung der Einheiten weiterzubilden, ist eine Methode zur Isolierung von Einheiten mit Feldabschirmisolation z. B. in der japanische Offenlegungsschrift JP 60-47437(A) beschrieben. Ein Beispiel, bei dem eine Vertiefung und ein Substrat durch die Feldabschirmmethode isoliert sind, ist in der japanischen Offenlegungsschrift JP 60-79740 (A) beschrieben. Die Fig. 3D ist ein schematischer Querschnitt einer Halbleitereinrichtung, bei der eine Vertiefung und ein Substrat mit Hilfe der Feldabschirm elektrode, die in derselben Schrift gezeigt ist, voneinander isoliert sind. In der Fig. 3D umfaßt eine Halbleitereinrichtung mit einem isolierden Bereich, für den eine für die herkömmliche Miniaturisierung ausreichende LOCOS-Methode benutzt wird, ein Substrat 11 vom N-Typ, eine Wanne 17 vom P-Typ, einen Isolierfilm 12 in Kontakt mit der Wanne 17 vom P-Typ auf dem Siliziumsubstrat 11 und eine Abschirmelektrode 19 auf dem die Einheiten isolierenden Film 12. Eine Leiterbahnelektrode 16 ist auf der Abschirmelektrode 19 über einem dazwischen liegenden Isolierfilm 15 gebildet. Ein N-Kanal MOSFET 14 ist auf der Wanne 17 und ein P-Kanal MOSFET 13 ist auf dem Siliziumsubstrat 11 vom N-Typ gebildet. Der N-Kanal MOSFET umfaßt ein Source/Drain-Gebiet 22 vom N-Typ und eine Gate-Elektrode 21, die zwischen den Source/Drain-Gebieten über einem Gateoxidfilm 20 gebildet ist. Der P-Kanal MOSFET 13 22 umfaßt ein Source/Drain-Gebiet 18 vom P-Typ und eine Gate- Elektrode 21, die zwischen den Source/Drain-Gebieten 18 über einem Gateoxidfilm 20 gebildet ist. Wenn die Einrichtung miniaturisiert wird, ist es wahrscheinlich, daß eine Verarmungszone zwischen der Wanne 17 vom P-Typ und der Source/Drain-Region 18 vom P-Typ des P-Kanal MOSFET 13, die auf der Hauptoberfläche des Siliziumsubstrates vom N-Typ gebildet sind, diese verbindet. Um diese Verbindung zu vermeiden, ist eine Abschirmelektrode 19 auf dem die Einheiten isolierenden Film 12 gebildet, und die Abschirmelektrode 19 ist, z. B. auf das Potential Vcc gelegt.

Da die Abschirmelektrode 19 auf einem dicken Gateoxidfilm, der durch die herkömmliche LOCOS-Methode erzeugt wurde, gebildet ist, ist es in Übereinstimmung mit dieser Einheiten isolierenden Methode notwendg, den Widerstand durch den Gateoxidfilm mittels Photolithographie abzugleichen. Da die Erhöhung durch den Feld oxidfilm groß ist, kann dies zu einem Bruch einer obenliegenden Leiterbahn führen. Da die Dicke des die Einheiten isolierenden Filmes 12 groß ist, wird ein Feldeffekt der Abschirmelektrode 19 nur ungenügend erreicht. Daher ist diese Einheiten isolierende Methode nicht für die Miniaturisierung von Einheiten geeignet.

Um die oben beschriebenen Probleme zu lösen, ist eine Methode zur Herstellung einer Feldabschirmelektrode zur Isolierung von Wannen und ihres Oxidfilmes auf derselben Schicht wie einer Gate- Elektrode in der japanischen Offenlegungsschrift JP 60-169163 (A) beschrieben. Fig. 4 ist ein Querschnitt der dort gezeigten Halbleitereinrichtung. In Fig. 4 sind ein P-Kanal MOSFET 13, der auf der Hauptoberfläche eines Siliziumsubstrates 11 vom N-Typ, und ein N-Kanal MOSFET 14, der auf der Hauptoberfläche einer P-Well 17 aufgebracht ist, voneinander durch einen Feldeffekttransistor 220 isoliert. Der P-Kanal MOSFET 13 umfaßt ein Source/Drain-Gebiet 18 vom P-Typ und ein Gate 204 aus Polysilizium zwischen den Source/ Drain-Gebieten 18 vom P-Typ, das hiervon durch einen Gateoxidfilm 206 isoliert ist. Der N-Kanal MOSFET 14 umfaßt ein Source/Drain- Gebiet 22 vom N-Typ und ein Gate 205 aus Polysilizium zwischen diesen Source/Drain-Gebieten 22 vom N-Typ, das hiervon durch einen Gateoxidfilm 206 isoliert ist. Der Feldeffekttransistor 220 zur Isolation besteht aus einem der Gebiete 18 der Source/Drain- Regionen vom P-Typ, die auf der Hauptoberfläche des Silizium substrates 11 gebildet sind, einem der Gebiete 22 der Source/ Drain-Regionen vom N-Typ, die auf der Hauptoberfläche der P-Wanne 17 gebildet sind und einer Schicht 207 aus Polysilizium, die, durch einen Gateoxidfilm 219 abgetrennt, über der Verbindungsstelle zwischen dem Siliziumsubstrat 11 vom N-Typ und der P-Wanne 17 auf der Hauptoberfläche des Siliziumsubstrates 11 vom N-Typ gebildet ist. Ein Gate 204 aus Polysilizium, das als Gateelektrode für den P-Kanal MOSFET 13 wirkt, ein Gate 205 aus Polysilizium, das als Gateelektrode für den N-Kanal MOSFET 14 wirkt, und eine Schicht 207 aus Polysilizium, die als Gateelektrode für den Feldeffekt transistor 220 zur Isolierung von Einheiten, werden aus derselben Schicht von Polysilizium gebildet. Eines der Gebiete 22 der Source/Drain-Regionen vom N-Typ des N-Kanal MOSFET 14 und eines der Gebiete 18 der Source/Drain-Regionen vom P-Typ des P-Kanal MOSFET 13 sind durch den metallischen Leiter 214 verbunden. Die Isolierung der Wanne in dieser Struktur ist jedoch nicht perfekt. Der Grund dafür wird im folgenden beschrieben.

Die Fig. 5A stellt einen schematischen Querschnitt für den Fall der Isolation der Wannen einer zweifachen Struktur von Wannen auf einem Substrat vom P-Typ durch eine Abschirmelektrode dar, wie sie oftmals in einem DRAM (dynamischen RAM) Verwendung findet. Normalerweise wird eine N-Wanne 302 auf Versorgungsspannung Vcc (positives Potential) gelegt. Eine P-Wanne 303 und ein Substrat 301 vom P-Typ werden auf ein Substratpotential V_BB (negatives Potential) gelegt. Falls die Abschirmelektrode 306 auf Versorgungsspannung Vcc gelegt wird, bilden sich eine Akkumulationsschicht im Bereich A der Substratoberfläche der N-Wanne 302 unterhalb der Abschirmelektrode 306 und eine Inversionsschicht im Bereich B der Substratoberfläche der P-Wanne 303. In diesem Fall besteht kein Problem im Bereich A der Substratoberfläche, aber es taucht das folgende Problem auf, wenn eine Diffusionsschicht 304 vom N-Typ im Bereich B der Substratoberfläche auf das Massepotential Vss gelegt wird. Falls der Transistor, der die N-Wanne 302 als seine Drain, die Diffusionsschicht 304 vom N-Typ als seine Source und die Abschirmelektrode 306 als sein Gate besitzt, leitend wird, bedeutet dies, daß ein Leckpfad zwischen der Diffusionsschicht 304 vom N-Typ und der N-Wanne 302 gebildet wird. Ein ähnlicher Leckpfad wird im Bereich A der Substratoberfläche nach dem gleichen Prinzip gebildet, wenn die Abschirmelektrode auf das Substratpotential V_BB gelegt wird.

Fig. 5B ist eine graphische Darstellung, die schematisch den Zusammenhang zwischen einem Potential V_F der Abschirmelektrode 306 und einem Leckstrom I_D zeigt. Die Abszisse zeigt ein Potential der Abschirmelektrode 306 und die Ordinate zeigt den Wert eines Leckstromes, wenn die Substratoberfläche A oder die Substratober fläche B als Kanal wirkt. Falls die Abschirmelektrode 306 auf Massenpotential Vss gelegt ist, fließt kein Leckstrom über die Substratoberfläche A oder die Substratoberfläche B. Das Potential der Abschirmelektrode schwankt aber tatsächlich aufgrund kapazitiver Kopplung mit Diffusionsbereichen, die auf gegenüberliegenden Seiten gebildet sind, wie z. B. eine darüberliegende Leiterbahn oder ähnliches. Wenn das fluktuierende Potential die Schwellenspannung V_thP oder V_thN des auf der Substratoberfläche A oder der Substrat oberfläche B gebildeten Feldeffekttransistors überschreitet, fließt der Leckstrom erneut. Um zu verhindern, daß sich der Leckstrom entwickelt, müssen die Absolutwerte der Schwellenspannung V_thP auf der Seite des P-Kanals und der Schwellenspannung V_thN auf der Seite des N-Kanals groß gemacht werden. Daher ist es schwierig, einen Prozeßparameter zu bestimmen, der die Schwellenspannung festlegt und es wird schwierig, die Länge der Abschirmelektrode 306 und die Breite der die Einheiten isolierenden Region, die die Abschirm elektrode und die Diffusionsschicht enthält, zu diesem Zeitpunkt festzulegen. Das oben erwähnte Problem tritt immer dann auf, wenn die Isolierung der Wanne durch eine Abschirmelektrode erfolgt. Da die Gateelektrode für die Feldabschirmung zur Isolierung und die Gateelektrode des P-Kanals MOSFET und des N-Kanal MOSFET auf derselben Schicht gebildet werden, ist deren Gestaltung bei dieser Methode beschränkt.

Fig. 6 stellt einen schematischen Querschnitt dar, der die Isolierung der Wanne sowohl durch Feldabschirmung als auch durch Grabenabschirmung wie in der japanischen Offenlegungsschrift JP 61-290753 (A) beschrieben, zeigt. In Fig. 6 sind ein N-Kanal MOSFET 14, der auf der Hauptoberfläche eines Siliziumsubstrates 401 des P-Types gebildet ist, und ein P-Kanal MOSFET 13, der auf der Hauptoberfläche einer N-Wanne 402, durch Abschirmelektroden 404 und 405 und einen Graben 409 voneinander isoliert. Die Abschirmelektrode 405 wird auf ein erstes Potential V₁ und die Abschirmelektrode 404 wird auf ein zweites Potential V₂ gelegt. Da die in Fig. 6 gezeigte Methode der Isolierung von Wannen sowohl Feldabschirmungsisolierung als auch Grabenisolierung verwendet, ist die Fähigkeit zur Isolierung von Einheiten groß, aber es ist notwendig, einen Graben zu bilden, und der Herstellungsprozeß wird schwierig. Zusätzlich entsteht das Problem, daß der Platzbedarf der Gräben die Zone der aktiven Region verkleinert.

Aus der DE 26 25 576 A1 ist eine komplementäre Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 bekannt. Dabei ist jedoch das zweite dotierte Gebiet durch das Halbleitersubstrat selbst gebildet. Der dritte dotierte Bereich ist auf den ersten Leitungstyp festgelegt. Schließlich wird der dritte dotierte Bereich mit einem variablen Potential beaufschlagt, wie es die erste Feldeffekteinrichtung überträgt.

Aus dem IEEE Circuits and Devices Magazine, Nov. 1985, Seiten 6 bis 12 ist eine komplementäre Halbleitereinrichtung bekannt, bei der ein erstes Gebiet mit einem ersten Leitungstyp und ein zweites Gebiet mit einem zweiten Leitungstyp in der Hauptoberfläche eines Substrates gebildet sind. In dem ersten Gebiet ist eine erste Feldeffekteinrichtung mit zwei dotierten Bereichen des zweiten Leitungstyps vorgesehen. In dem zweiten Gebiet ist eine Feldeffekteinrichtung mit zwei dotierten Bereichen des ersten Leitungstypes vorgesehen. Die leitende Verbindung zwischen den beiden Gebieten, insbesondere dem ersten Gebiet und dem dotierten Bereich der Feldeffekteinrichtung in dem zweiten Gebiet wird durch eine dritte Feldeffekteinrichtung unterdrückt. Diese weist jedoch in dem zweiten Gebiet einen dotierten Bereich von dem gleichen Leitungstyp auf, wie die dotierten Bereiche der Feldeffekteinrichtung in dem ersten Gebiet sind. Dadurch ist jedoch das Potential, daß an die Gateelektrode der dritten Feldeffekteinrichtung anzulegen ist, festgelegt.

Aus der US-PS 4 561 170 ist eine komplementäre Halbleitereinrichtung bekannt, bei der eine erste Wanne eines ersten Leitungstypes und eine zweite Wanne eines zweiten Leitungstypes in einem Halbleitersubstrat gebildet sind. In jeder Wanne ist eine Feldeffekteinrichtung gebildet. Die Einrichtung ist mit einer Elektrodenplatte versehen, die als isolierende Feldplatte dient. An dem Berührungsgebiet der beiden Wannen ist ein dotierter Bereich vorgesehen, der jedoch erdfrei liegt.

Es ist daher Aufgabe der Erfindung, die Fähigkeit zur Isolierung von Baueinheiten in einer komplementären Halbleitereinrichtung zu verbessern.

Diese Aufgabe wird gelöst durch eine komplementäre Halbleitereinrichtung mit den Merkmalen des Patentanspruches 1 oder mit den Merkmalen des Patentanspruches 4.

Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Da die komplementäre Halbleitereinrichtung die oben beschriebenen Besonderheiten im Aufbau aufweist, treten eine leitende Verbindung zwischen dem ersten Gebiet des ersten Leitungstypes und dem zweiten Gebiet des ersten Leitungstypes und eine leitende Verbindung zwischen dem ersten Gebiet des zweiten Lei gebietes und dem zweiten Gebiet des zweiten Leitungstypes nicht auf. Daher kann eine komplementäre Halbleitereinrichtung mit verbesserter Isolationseigenschaft geschaffen werden, bei der die Fähigkeit zur Isolierung von Einheiten durch effektive Benutzung des Feldeffektes verbessert wird.

Das Gebiet zwischen dem ersten Bereich des ersten Leitfähigkeitstypes und dem zweiten Bereich des ersten Leitfähigkeitstypes wird durch den Feldeffekttransistor nicht leitend geschaltet und der Feldeffekttransistor zwischen dem ersten Bereich des zweiten Leitfähigkeitstypes und dem zweiten Bereich des zweiten Leitfähigkeitstypes wird nicht gebildet. Die Isolierung der Einheiten wird unter Benutzung des Feldeffekt transistors und der Einheit, die dieselbe Konfiguration wie der Transistor besitzt, ausgeführt. Daher wird eine komplementäre Halbleitereinrichtung geschaffen, bei der die Fähigkeit zur Isolierung von Einheiten verbessert werden kann, ohne einen hohen Grad der Integration zu verschlechtern.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1A einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 1B einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung;

Fig. 2 einen Querschnitt einer komplementären Halbleiter einrichtung in Übereinstimmung mit einer dritten Ausführungsform der Erfindung;

Fig. 3A bis 3C Querschnitte einer Einheit in verschiedenen Phasen eines Herstellungsverfahrens eines Einheiten isolierenden Filmes mit herkömmlicher LOCOS-Methode;

Fig. 3D einen Querschnitt eines Einheiten isolierenden Bereiches, der sowohl unter Benutzung der konventionellen LOCOS-Methode, als auch der Methode einer Isolierung durch eine Abschirmelektrode gebildet wird;

Fig. 4 einen Querschnitt eines Einheiten isolierenden Bereiches unter Verwendung einer herkömmlichen Abschirmelektrode;

Fig. 5A einen Querschnitt eines Einheiten isolierenden Bereiches im Falle einer Anwendung der herkömmlichen Abschirmelektrode auf die Isolierung von Wannen in einer Struktur aus zwei Wannen;

Fig. 5B eine graphische Darstellung, die den Zusammenhang zwischen einem Potential der Abschirmelektrode und einem Leckstrom zeigt; und

Fig. 6 einen Querschnitt eines Einheiten isolierenden Bereiches, der unter Verwendung von herkömmlicher Isolierung durch Abschirmelektroden zusammen mit Grabenisolierung gebildet wird.

Wie in Fig. 1A gezeigt ist, umfaßt die komplementäre Halbleitereinrichtung eine Einrichtung 101, die auf der Hauptoberfläche einer P-Wanne 3 gebildet ist, und eine Einrichtung 102, die auf einer Hauptoberfläche einer N-Wanne 2 gebildet ist. Die P-Wanne 3 und die N-Wanne 2 sind einander benachbart in der Hauptoberfläche des Siliziumsubstrates vom P-Typ gebildet. Die Einrichtung 101 auf der P-Wanne umfaßt ein Diffusionsgebiet 8 vom N-Typ, das auf der Hauptoberfläche der P-Wanne 3 gebildet ist, ein Diffusionsgebiet 71 vom N-Typ, das auf der Hauptoberfläche der Kontaktstelle der P-Wanne 3 und der N-Wanne 2 gebildet ist, und eine Abschirmelektrode 52 zwischen der Diffusionszone 71 vom N-Typ und der Diffusionszone 8 vom N-Typ auf der Hauptoberfläche, abgetrennt durch einen Gateoxidfilm 4. Die Abschirmelektrode 52 ist auf ein vorgewähltes Potential (im weiteren Bias-Potential genannt) V_BB oder das Massepotential Vss gelegt.

Die Einrichtung 102 auf der N-Wanne umfaßt eine Diffusionszone 9 vom P-Typ, die auf der Hauptoberfläche einer N-Wanne 2 gebildet ist, eine Diffusionszone 71 vom N-Typ (die auch von der Einrichtung auf der P-Wanne 2 benutzt wird), die auf der Hauptoberfläche der Kontakt stelle der P-Wanne 3 und der N-Wanne 2 gebildet ist, und eine Abschirmelektrode 51 zwischen dem Diffusionsbereich 9 vom P-Typ und der Diffusionszone 71 vom N-Typ auf der Hauptoberfläche, abgetrennt durch einen Gateoxidfilm. Die Abschirmelektrode 51 und die Diffusionszone 71 vom N-Typ sind auf das Potential der Spannungs versorgung Vcc gelegt.

Da die Abschirmelektrode 52 auf der P-Wanne 3 auf das Potential V_BB oder Vss gelegt ist, bildet sich eine Akkumulationsschicht unterhalb der Abschirmelektrode 52. Daher ist ein Feldeffekttransistor 101 (diejenige Einheit auf der P-Wanne 3) mit den Diffusionszonen 8 und 71 vom N-Typ als Source/Drain stets in einem sperrenden Zustand. Obwohl Diffusionsbereiche 9 vom P-Typ und 71 vom N-Typ, die Störstellen schichten verschiedener Typen darstellen, auf gegenüberliegenden Seiten der Abschirmelektrode 51 auf der N-Wanne existieren, wird kein Feldeffekttransistor gebildet, da die Arten der Diffusionsgebiete verschieden sind. Daher wird ein Leckpfad nicht erzeugt. Die Schwellenspannung der Abschirmelektrode 52 kann im voraus bestimmt werden. Falls das Massepotential Vss, das zu keiner Speicherschicht führt, ausgewählt wird, wird der Leckpfad daher nicht erzeugt.

Zusätzlich kann die Abmessung des die Einheit isolierenden Bereiches (der durch "a" bezeichnete Abschnitt in der Figur) kleiner als 5 µm sein. Eine Störstellenkonzentration der P-Wanne Schicht 3 beträgt ungefähr 10¹⁶-10¹⁷/cm³ und eine Störstellenkonzentration der N-Wanne 2 beträgt ungefähr 10¹⁶-10¹⁷/cm³.

Die Fig. 1B zeigt einen Querschnitt einer komplementären Halb leitereinrichtung in Übereinstimmung mit einer zweiten Ausgestaltung. In bezug auf die Fig. 1B unterscheidet sich diese Einrichtung von der in Fig. 1A dadurch, daß ein Diffusionsbereich auf der Hauptoberfläche an der Kontaktstelle von einer P-Wanne 3 und einer N-Wanne 2 vom P-Typ ist. Da andere Bestandteile die gleichen wie in Fig. 1A sind, werden dieselben Bezugszeichen für die entsprechenden Bestandteile verwendet und einer Beschreibung derselben unterlassen. Da eine Akkumulationsschicht gegenüber einer Abschirmelektrode 51 auf der N-Wanne 2 gebildet wird, ist der Feldeffekttransistor (eine Einrichtung auf der N-Wanne 2), der Diffusionszonen 9 und 72 vom P-Typ als Source/Drain besitzt, stets in einem sperrenden Zustand. Da sich Störstellenschichten mit verschiedenen Arten von Diffusionsschichten auf gegenüberliegenden Seiten der Abschirmelektrode 52, die auf der P-Wanne 3 gebildet ist, befinden, bildet die Einheit 101 auf der P-Wanne keinen Feldeffekt transistor, wodurch ein Leckpfad nicht gebildet wird. In diesem Falle sind Störstellenkonzentration und die Breite der die Einheit isolierenden Region ebenfalls dieselben wie jene in Fig. 1A.

Die Fig. 2 stellt einen Querschnitt einer komplementären Halb leitereinrichtung in Übereinstimmung mit einer dritten Ausgestaltung dar. Wie in Fig. 2 gezeigt, umfaßt die komplementäre Halbleitereinrichtung in Übereinstimmung mit der dritten Ausgestaltung eine Einheit 101 auf einer P-Wanne, die auf der Hauptoberfläche einer P-Wanne 3 gebildet ist, eine Einheit 102 auf einer N-Wanne, die auf auf der Hauptoberfläche einer N-Wanne gebildet ist, und eine Abschirmelektrode 53, die auf der Haupt oberfläche an der Kontaktstelle der P-Wanne 3 und der N-Wanne 2 gebildet ist. Die Einrichtung 101 auf der P-Wanne umfaßt ein Diffusionsgebiet 8 vom N-Typ und ein Diffusionsgebiet 72 vom P-Typ, die auf der Hauptoberfläche der P-Wanne 3 gebildet sind, und eine Feldelektrode 52, die auf der Oberfläche zwischen dem Diffusions gebiet 8 vom N-Typ und dem Diffusionsgebiet 72 von P-Typ, getrennt durch einen isolierenden Film, gebildet ist. Die Einrichtung 102 auf der N-Wanne umfaßt eine Diffusionszone 9 vom P-Typ und eine Diffusionszone 71 von N-Typ, die auf der Hauptoberfläche der N-Wanne 2 gebildet sind, und eine Abschirmelektrode 51, die auf der Oberfläche zwischen dem Diffusionsbereich 9 vom P-Typ und dem Diffusionsbereich 71 vom N-Typ, getrennt durch einen Gateoxidfilm 4, gebildet ist. Die Abschirmelektrode 52 ist auf das Massepotential Vss, die Abschirmelektrode 53 auf das Massepotential Vss oder das Potential der Versorgungsspannung Vcc und die Abschirmelektrode 51 und die Diffusionszone 71 vom N-Typ sind auf die Versorgungsspannung Vcc gelegt. Das Siliziumsubstrat 1 vom P-Typ, die P-Wanne 3 und die Diffusionszone 72 vom P-Typ sind auf ein Substrat-Bias-Potential V_BB gelegt. Die N-Wanne 2 ist mit der Versorgungsspannung Vcc verbunden.

Da die beiden Abschirmelektroden 51 und 52 Diffusionsschichten unterschiedlichen Typs auf gegenüberliegenden Seiten in der komplementären Halbleitereinrichtung wie in Fig. 2 gezeigt, auf weisen, wird der Leckpfad durch einen Feldeffekttransistor nicht ausgebildet. Ferner existieren Diffusionsschichten 71 und 72 verschiedenen Types, die zwischen der P-Wanne 3 und dem Diffusions bereich 9 vom P-Typ bzw. zwischen der N-Wanne 2 und dem Diffusions bereich 8 vom N-Typ gebildet sind, so daß der Leckpfad nicht gebildet wird. Daher kann die Isolierung der Einheit zwischen der P-Wanne 3 und der N-Wanne 2 zuverlässig ausgeführt werden.

In Fig. 2 ist der Diffusionsbereich 71 vom N-Typ mit der Versorgungsspannung Vcc verbunden und der Diffusionsbereich 72 vom P-Typ in der P-Wanne 3 ist auf das Potential V_BB des Substrates gelegt. Daher ergibt sich ein Effekt, der den Betrieb der komplementären Halbleitereinheit stabilisiert. Die Abschirmelektroden 51, 52 und 53 werden im selben Prozeß hergestellt. Daher werden der Diffusionsbereich 71 von N-Typ und der Diffusionsbereich 72 vom P-Typ unter Verwendung von Abschirmelektroden 51, 52 und 53 als Masken durch eine Selbstausrichtmethode gebildet. Es ist nicht notwendig, wie herkömmlich eine Maske für die Herstellung des Diffusions bereiches vom N-Typ zu bilden und es ist ebenfalls nicht notwendig, wie herkömmlich eine andere Maske für die Herstellung des Diffusionsbereiches vom P-Typ zu bilden. Daher ist es möglich, eine komplementäre Halbleitereinrichtung zu erzeugen, bei der die Isolierung der Einheiten perfekt erfolgen kann und deren Herstellung einfach ist.

In der oben beschriebenen Ausführung wurde der Abstand zwischen der Abschirmelektrode und den auf gegenüberliegenden Seiten befindlichen Diffusionsschichten nicht im einzelnen definiert. Ein Transistor zur Isolierung von Feldabschirmungen kann nach dem sogenannten Offsetfeldeffekttransistor (offset type field effect transistor) gebildet werden, bei dem die Abschirmelektrode einen Abstand zu den Störstellendiffusionsgebieten, die auf gegenüberliegenden Seiten von dieser gebildet sind, aufweisen. In diesem Falle wird die Schwelle des Feldeffekttransistors groß und es ist möglich, Einheitsisolation und Isolation der Wannen auszuführen, was zu einer starken Rauschunterdrückung und einer excellenten Isolations fähigkeit führt.

Mit der vorliegenden Erfindung wird eine komplementäre Halbleiter einrichtung geschaffen, die einen Bereich vom P-Typ und hierzu benachbart einen Bereich vom N-Typ aufweist, bei der eine Leit fähigkeitssteuerung in jedem Bereich durch einen Feldeffekt erfolgt, so daß der Bereich des P-Types und der Bereich der Diffusionsschicht vom P-Typ im Bereich des N-Types nicht leitend verbunden werden, und der Bereich des N-Types und der Bereich der Diffusionsschicht vom N-Typ im Bereich des P-Types nicht leitend verbunden werden. Dadurch ist es möglich, Einheiten an der Kontaktstelle in der komplementären Halbleitereinrichtung unter Verwendung einer Abschirmelektrode, die miniaturisiert werden kann, zu isolieren. Damit ist es möglich, eine komplementäre Halbleitereinrichtung zu schaffen, bei der die Isolierung von vertieften Schichten zuverlässig in einem miniaturisierten LSI (large scale integrated circuit) durchgeführt und bei dem die Breite der die Einheit isolierenden Region einfach bestimmt werden kann.

Claims

1. Komplementäre Halbleitereinrichtung mit einem ersten dotierten Gebiet (3) eines ersten Leitungstypes (P), das in der Hauptoberfläche eines Substrates (1) gebildet ist,
einem an das erste dotierte Gebiet (3) angrenzenden zweiten dotierten Gebiet (2) eines zweiten Leitungstypes (N), der verschieden ist vom ersten Leitungstyp,
einem ersten dotierten Bereich (8) des zweiten Leitungstypes (N), der im ersten dotierten Gebiet (3) gebildet ist,
einem zweiten dotierten Bereich (9) des ersten Leitungstypes (P), der im zweiten dotierten Gebiet (2) gebildet ist,
einer ersten Feldeffekteinrichtung (101), die auf dem ersten dotierten Gebiet (3) gebildet ist zum Verhindern einer leitenden Verbindung zwischen dem zweiten dotierten Gebiet (2) und dem ersten dotierten Bereich (8),
einer zweiten Feldeffekteinrichtung (102), die auf dem zweiten dotierten Gebiet (2) gebildet ist zum Verhindern einer leitenden Verbindung zwischen dem ersten dotierten Gebiet (3) und dem zweiten dotierten Bereich (9) und
einem dritten dotierten Bereich (71; 72), der an der Kontaktstelle des ersten dotierten Gebietes (3) mit dem zweiten dotierten Gebiet (2) in der Hauptoberfläche des Substrates (1) gebildet ist,
wobei jede Feldeffekteinrichtung (101, 102) eine zwischen dem ersten dotierten Bereich (8) und dem dritten dotierten Bereich (71; 72) bzw. dem zweiten dotierten Bereich (9) und dem dritten dotierten Bereich (71; 72) gebildete, von dem jeweiligen dotierten Gebiet (3, 2) durch einen Gateoxidfilm (4) getrennte erste leitende Schicht (52) bzw. zweite leitende Schicht (51) aufweist, dadurch gekennzeichnet,
daß das zweite dotierte Gebiet (2) in der Hauptoberfläche des Substrates (1) gebildet ist,
daß der dritte dotierte Bereich (71; 72) vom ersten Leitungstyp (P) oder vom zweiten Leitungstyp (N) ist, und
daß der dritte dotierte Bereich (71; 72) auf einem konstanten Potential gehalten ist.

2. Komplementäre Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitende Schicht (52) auf ein erstes Potential gelegt ist und der dritte Bereich (71; 72) und die zweite leitende Schicht (51) mit einem zweiten Potential verbunden sind.

3. Komplementäre Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste leitende Schicht (52) und die zweite leitende Schicht (51) aus Polysilizium bestehen.

4. Komplementäre Halbleitereinrichtung, mit einem auf der Hauptoberfläche eines Substrates (1) gebildeten ersten dotierten Gebiet (3) eines ersten Leitungstypes (P);
einem auf der Hauptoberfläche gebildeten zweiten dotierten Gebiet (2) eines zweiten Leitungstypes (N), der verschieden ist vom ersten Leitungstyp (P), wobei das zweite dotierte Gebiet (2) an das erste dotierte Gebiet (3) angrenzt;
einem in dem ersten dotierten Gebiet (3) gebildeten ersten dotierten Bereich (8) mit dem zweiten Leitungstyp (N);
einem in dem zweiten dotierten Gebiet (2) gebildeten zweiten dotierten Bereich (9) mit dem ersten Leitungstyp (P);
einer auf dem ersten dotierten Gebiet (3) gebildeten ersten Feldeffekteinrichtung (101), die zwischen dem ersten dotierten Bereich (8) und einem dritten dotierten Bereich (72) angeordnet ist;
einer auf dem zweiten dotierten Gebiet (2) gebildeten zweiten Feldeffekteinrichtung (102), die zwischen dem zweiten dotierten Bereich (9) und einem vierten dotierten Bereich (71) angeordnet ist;
einer auf dem Substrat (1) an der Kontaktstelle zwischen dem ersten dotierten Gebiet (3) und dem zweiten dotierten Gebiet (2) gebildeten dritten Feldeffekteinrichtung, die zwischen dem dritten dotierten Bereich (72) und dem vierten dotierten Bereich (71) angeordnet ist, wobei der Leitungstyp des dritten dotierten Bereiches (72) verschieden ist vom Leitungstyp des vierten dotierten Bereiches (71).

5. Komplementäre Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die erste Feldeffekteinrichtung (101) eine erste leitende Schicht (52), die von einem Oberflächenbereich des ersten dotierten Gebietes (3) durch einen isolierenden Film (4) getrennt ist, aufweist.

6. Komplementäre Halbleitereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die zweite Feldeffekteinrichtung (102) eine zweite leitende Schicht (51), die von einem Oberflächenbereich des zweiten dotierten Gebietes (2) durch einen isolierenden Film (4) getrennt ist, aufweist.

7. Komplementäre Halbleitereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die dritte Feldeffekteinrichtung eine dritte leitende Schicht (53), die von einem Oberflächenbereich des Substrates (1) durch einen isolierenden Film (4) getrennt ist, aufweist.

8. Komplementäre Halbleitereinrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die erste leitende Schicht (52), die zweite leitende Schicht (51) und die dritte leitende Schicht (53) aus Polysilizium bestehen.

9. Komplementäre Halbleitereinrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die erste leitende Schicht (52) mit einem ersten Potential (Vss) verbunden ist, die zweite leitende Schicht (51) mit einem zweiten Potential (Vcc) verbunden ist, die dritte leitende Schicht (53) mit dem ersten (Vss) verbunden ist und vierte dotierte Bereich (71) mit dem zweiten Potential (Vcc) verbunden ist.

10. Komplementäre Halbleitereinrichtung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die erste leitende Schicht (52) mit einem ersten Potential (Vss) verbunden ist, die zweite leitende Schicht (51) mit einem zweiten Potential (Vcc) verbunden ist, die dritte leitende Schicht (53) mit dem zweiten Potential (Vcc) verbunden ist und der vierte dotierte Bereich (71) mit dem zweiten Potential (Vcc) verbunden ist.