JPH0286163A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置およびその製造方法に係り、特に、
素子分離領域が不要で、ラッチアップ現象の発生しにく
い半導体装置およびその製造方法に関する。

（従来の技術） 従来のＣＭＯ８ＦＥＴでは、ソース接合およびドレイン
接合がＰＮ接合によって形成されていた。

したがって、ＰチャネルＭＯ３ＦＥＴとＮチャネルＭＯ
３ＦＥＴとの間には素子分離領域が必要であった。

（発明が解決しようとする課題） 上記した従来技術は、素子分離領域の縮小に限界があり
、素子面積を縮小できないという問題、およびラッチア
ップが発生し易いという問題があった。

以下、このような問題点について第２図を用いて詳細に
説明する。

第２図（ａ）は従来技術によるＣＭＯＳインバータの断
面図であり、同図（ｂ）はその平面図である。

Ｎ彫型結晶シリコン基板１の表面にはＰ形つェル領域２
およびＮ形つェル領域３が形成されている。Ｐ形つェル
領域２には、該Ｐ形つェルとは反対導電形の半導体領域
であるソース領域１０−１およびドレイン領域１０〜２
が形成され、この反対導電形半導体領域１０−１．１０
−２、ゲート電極６−１、およびゲート絶縁膜５−１に
よってＮチャネルＭＯ９ＦＥＴ４０が形成されている。

一方、Ｎ形つェル領域３には、前記同様反対導電形の半
導体領域であるソース領域９−１およびドレイン領域９
−２と、ゲート電極６−２、ゲート絶縁膜５−２とによ
って構成されるＰチャネルＭＯ８ＦＥＴ５０が形成され
ている。

ＮチャネルＭＯ５ＦＥＴ４０およびＰチャネルＭＯ３Ｆ
ＥＴ５０は、表面に保護膜７が被着されたフィールド絶
縁ＩＷＡ４によって素子分離されている。

前記ソース領域９−１およびドレイン領域９−２は、そ
れぞれコンタクト領域１２−４．１２−３においてＡｌ
薄膜等からなる金属電極８−４．８−３に接続されてい
る。

同様に、前記ソース領域１０−１およびドレイン領域１
０−２は、それぞれコンタクト領域１２−１．１２−２
において金属電極８−１．８−２に接続されている。

このような構成を有する従来技術のＣＭＯＳインバータ
では、ＮチャネルＭＯ８ＦＥＴ４０のドレイン領域１Ｏ
−２とＰチャネルＭＯ３ＦＥＴ５０のＮ形つェル領域３
との短絡を防止するために、それぞれの間には素子分離
領域Ａが必要となる。

同様に、ＰチャネルＭＯ３ＦＥＴ５０のドレイン領域９
−２とＮチャネルＭＯ３ＦＥＴ４０のＰ形つェル領域２
との短絡を防止するためには素子分離領域Ｂが必要とな
る。

そして、従来技術においては、このような素子分離のた
めの距離（Ａ＋Ｂ）は約１０μｍ程度であったため、０
ＭＯ３ＦＥＴを用いた半導体装置では素子面積が大きく
なり、高集積化が困難であった。

さらに、上記した構造ではＣＭＯ３ＦＥＴＭＯＳＦＥＴ
特有ラッチアップが発生しやすく、これが半導体装置の
誤動作の原因になっていた。

以下に、従来技術の０ＭＯ３ＦＥＴで発生するラッチア
ップ現象について簡単に説明する。

第２図に示した従来技術のＣＭＯ９ＦＥＴでは、ドレイ
ン領域９−２がＰエミッタ、Ｎ形つェル３がＮベース、
Ｐ形つェル２がＰベース、ドレイン領域１０−２がＮエ
ミッタとなる疑原サイリスタが形成されていることにな
る。

そして、前記ＣＭＯ３ＦＥＴでは、通常Ｎ形つェル３が
電源に接続されるので、前記サイリスタ部ではＮベース
がＮ形つェル３の抵抗を介して電源に接続されることに
なる。

同様に、Ｐ形つェル２はグランドに接地されるので、サ
イリスタ部としてみるとＰベースがＰ形つェル２の抵抗
を介してグランドに接地されることになる。

したがって、外部からの雑音等によって、例えばＮ形つ
ェル３の電位が電源電圧よりも下がると、（１）寄生Ｐ
ＮＰｈランジスタのＰエミッタ（ドレイン領域９−２）
とＮベース（Ｎ形つェル３）とが順バイアスされ、Ｐエ
ミッタからＮベースに少数キャリアが注入される。

（２）少数キャリアが注入されると、寄生ＰＮＰトラン
ジスタが動作してコレクタ１ｉｆｔが寄生ＮＰＮトラン
ジスタのＰベース（Ｐ形つェル２）に流れ込む。

（３）Ｐベースにコレクタ電流が流れ込むと、Ｐベース
の電位が上昇して寄生ＮＰＮトランジスタのＮエミッタ
（ドレイン領域１Ｏ−２）とＰベースとが順バイアスさ
れる。

（４）順バイアスされるとＮエミッタからＰベースに少
数キャリアが注入され、寄生Ｎ　Ｐ　Ｎ　Ｉ−ランジス
タが動作してコレクタ電流がＮコレクタに流れ込む。

（５）Ｎコレクタにコレクタ電流が流れ込むと、Ｎベー
スの電位がさらに下がり、ＰエミッタとＮベースとがさ
らに深く順バイアスされる。

以上のようにしてコレクタ電流が正帰還され、最終的に
ラッチアップが発生する。

本発明の目的は、上記した問題点を解決し、素子分離領
域が不要で、かつ、ラッチアップの発生しにくい半導体
装置およびその製造方法を提供することにある。

（課題を解決するための手段） 上記した問題点を解決するために、本発明は、Ｐチャン
ネルＭＯ３ＦＥＴとＮチャンネルＭＯＳＦＥＴとを相補
的に組合わせて構成される半導体装置において、前記Ｆ
ＥＴのソース領域およびドレイン領域のうち、少なくと
も隣接配置される領域に形成される接合を、いずれもシ
ョットキー接合とするようにした点に特徴がある。

（作用） 上記した構成によれば、ソース、ドレイン領域のうち、
少なくとも隣接配置される部分には反対導電形の半導体
領域が形成されないので、素子分離領域が不要となり半
導体素子を小形化することができるようになる。

さらに、上記した構成によれば、半導体素子内に疑似サ
イリスタが形成されないので、ラッチアップの発生を防
止することができるようになる。

（実施例） 以下、本発明の一実施例を図を用いて説明する。

第１図（ａ）は本発明の一実施例であるＣＭＯＭインバ
ータの断面図であり、同図（ｂ）はその平面図である。

同図において、第２図と同一の符号は同一または同等部
分を表している。

本実施例では、Ｎ形半導体基板１の主表面に、互いに隣
接するようにＰ形つェル２とＮ形つェル３とが形成され
るにとどまり、第１図に関して説明した反対導電１し半
導体頭載９−１．９−２．１０−１．１０−２は）し成
されない。そして、窒化チタン（Ｔ　ｉ　Ｎ）からなる
金属電極１１−１〜１１〜３が、それぞれコンタクト領
域１３−１〜１３−３において直接Ｐ形つェル２あるい
はＮ形つェル３にショットキー接続されていることが特
徴である。

この窒化チタンからなる金属電極１１−１〜１１−３は
、窒素雰囲気中でチタンをスパッタリングすることによ
って形成される。

なお、本実施例においては、上記したように、反対導電
形半導体領域が形成されない点、および窒化チタンから
なる金属電極１１−１〜１１−３が、直接Ｐ形つェル２
あるいはＮ形つェル３にショットキー接続される点が特
徴であり、フィールド絶縁膜４、ゲート電極６−１．６
−２、保護膜７等を形成する方法は従来技術と同様であ
るので、その説明は省略する。

従来から知られているように、金属と半導体との接触部
分では、ＰＮ接合の場合と同じく整流作用が生じる場合
がある。

以下、金属と半導体との接合によって生じる整流作用に
ついて簡単に説明する。

一般的に、金属と半導体との接触においては、その接触
部に生じる空間電荷層によって構成されるｒ１位障壁が
発生し、その値は金属の仕事関数φｍと半導体の仕事関
数φＳとの相対関係（φｍとφＳとの差）によって決ま
る。

なお、ここでいう仕−ＩＣ関数とは、フェルミ準位にあ
る電子を外部に取り出すに要するエネルギーの絶対値で
ある。

金属とＮ形半導体とを接触すると、金属のフェルミ準位
が半導体のそれよりも高い場合には、その接合部には（
φｍ−φＳ）で表される障壁電位が生じる。したがって
、半導体の伝導帯にある電子は、外部から（φｍ−φＳ
）以上のエネルギーが供給されると金属側に流れる。

同様に、金属とＰ形半導体とを接触すると、前記とは逆
に、半導体のフェルミ準位が金属のそれよりも高い場合
には、外部から（φＳ−φｒｎ）以上のエネルギーが０
（給されると金属側から半導体側に電子が流れる。

すなわち、金属とＮ形半導体との接合においてはφｍ〉
φＳの場合に整流作用が生じ、金属とＰ形半導体との接
合においてはφＳ〉φｍの場合に整流作用が生じる。

ところで、窒化チタンはＰ形シリコンおよびＮ形シリコ
ンの両方に約０．５ｅＶの障９電位を形成することが知
られている。

そこで、本実施例においてはＰ形つェル領域２およびＮ
形つェル領域３に、窒素雰囲気中でチタンをスパッタリ
ングすることによって窒化チタンからなる電極１１−１
〜１１−３を形成した。

このような構成を有するＣＭＯＳＦＥＴにおいて、電極
１１−３を■９．（＋電源）、電極１１−１をＶ　　（
−７１ｉ源またはＧＮＤ）にそれぞれ接続Ｓ すると、人力がＶ　レベルの場合、ゲート電極６−２の
下部のＮ形つェル３には負のバイアスが与えられるため
、その表面には反転層が、電極１１−３との接合部から
電極１１−２との接合部まで形成され、その結果、ショ
ットキー接合によって生じた電位障壁がなくなってＰチ
ャネル間Ｏ３ＦＥＴ５１はオン状態になる。

このとき、ＮチャネルＭＯ８ＦＥＴ４１ではゲート電極
６−１とＰ形つェル２との間にはバイアスが与えられな
いのでショットキー接合が形成されたままとなり、その
結果、ＮチャネルＭＯ３ＦＥＴ４１はオフ状態となる。

すなわち、人力がＶ　レベルの場合には、Ｓ ＣＭＯＳＦＥＴの出力電圧はＶＤＤレベルとなる。

一方、入力が■ＤＤレベルの場合は、上記とは逆にＰ形
つェル２の表面に反転層が形成されるため、出力電圧は
Ｖ　レベルとなる。

Ｓ このように、本実施例によればウェル内に反対導電形の
半導体領域を形成することなく、従来の０ＭＯ８と同様
の動作を実現することができるようになる。

したがって、この様な構成のＣＭＯ３構造をＩＣ，ＬＳ
Ｉ等に適用すれば、素子分離領域が不要で、高集積化が
可能な半導体装置を提供することができるようになる。

また、本実施例によれば、ウェル内に反対導電形の半導
体領域が形成されないので、半導体素子内に疑似サイリ
スタが形成されず、その結果ラッチアップ現象を防止す
ることができるようになると共に、その製造工程を簡略
化することができるようになる。

なお、上記した実施例においては、ソース電極とドレイ
ン電極のいずれにもショットキー接合を形成するものと
して説明したが、本発明はこれのみに限定されるもので
はなく、互いに接続して形成される接合（本実施例では
、ドレイン電極１３−２とＰ形つェル５−１およびＮ形
つェル５−２との接合）のみをショットキー接合とし、
その他の接合は、前記した従来技術と同様に、ウェル内
に反対導電形の半導体領域を形成するＰＮ接合としても
良い。

′＠３図は、上記したＣＭＯ３構造を適用したメモリセ
ルの回路図であり、負荷用ＰチャネルＭＯＳＦＥＴ２０
ａ、２０ｂ、駆動用ＮチャネルＭＯ３ＦＥＴ２１　ａ、
２　ｌ　ｂ、およびトランスファ用ＭＯ３ＦＥＴ２２ａ
、２２ｂによって構成されている。

前記トランスファ用ＭＯ５ＦＥＴ２２ａ、２２ｂのソー
ス・ドレイン領域にはデータ線２３ａ１２３ｂが、また
、ゲート電極にはワード線２４がそれぞれ接続されてい
る。

本実施例においても、前記同様ＭＯＳＦＥＴのＰウェル
およびＮウェルには、反対導電形の半導体領域を介さず
に、窒化チタンからなる金属電極が直接接続されており
、その接続部にはショットキー接合が形成されている。

したがって、本実施例によれば素子分離領域が不要とな
るので、高集積化が可能で、ラッチアップ現象をも防止
したメモリセルを提供することができるようになる。

なお、上記した実施例においては、ショットキー接合を
形成するための金属電極を窒化チタンであるものとして
説明したが、本発明はこれのみに限定されるものではな
く、Ｐ形半導体とＮ形半導体との両方に、互いに異なる
極性で、はぼ同じレベルの電位障壁を生じさせる金属で
あれば、どの様な金属であっても良い。

（発明の効果） 以上の説明から明らかなように、本発明によれば、次の
ような効果が達成される。

（１）Ｐチャネル形ＭＯＳＦＥＴとＮチャネル形ＭＯ３
ＦＥＴとを相補的に組合わせてＣＭＯＳＦＥＴを構成す
る場合でも、Ｐチャネル形ＭＯＳＦＥＴとＮチャネル形
ＭＯ３ＦＥＴとの間の素子分離領域が不要となるので、
集積度を向上させ、小形の半導体装置を提供することが
できるようになる。

（２）ＣＭＯＳＦＥＴを構成しても、その内部に疑似サ
イリスクが形成されないので、ラッチアップを防止する
ことができるようになる。

（３）ウェル内に反対導電形の半導体領域を形成しない
ので、その製造工程を簡略化することができるようにな
る。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は、それぞれ本発明の一実施
例の断面図および平面図、第２図（ａ）　、　（ｂ）は
、それぞれ従来技術の断面図および平面図、第３図は本
発明のその他の実施例の回路図である。 ５−１．５−２・・・、ゲート酸化膜、６−１．６−２
・・・ゲート電極、７・・・保護膜、８−１〜８−４・
・・Ａ１電極、１１−１〜１１−４・・・窒化チタン電
極、４０．４１・・・Ｎチャネル形ＭＯ３ＦＥＴ、５０
゜５１・・・Ｐチャネル形ＭＯ３ＦＥＴ

Claims (7)

【特許請求の範囲】
1. （１）半導体基板の主表面に形成された第１および第２
   導電形半導体領域と、 前記第１導電形半導体領域、その表面に絶縁膜を介して
   形成された第１のゲート電極、ならびに第１導電形半導
   体領域の表面に、互いに第１のゲート電極の下に位置す
   るチャネル領域を挟んで形成された第１のソース領域お
   よび第１のドレイン領域よりなる第１のＦＥＴと、 前記第２導電形半導体領域、その表面に絶縁膜を介して
   形成された第２のゲート電極、ならびに第２導電形半導
   体領域の表面に、互いに第２のゲート電極の下に位置す
   るチャネル領域を挟んで形成された第２のソース領域お
   よび第２のドレイン領域よりなる第２のＦＥＴとを具備
   し、前記第１および第２のＦＥＴのドレイン領域を共通
   に接続してなる相補形の半導体装置において、 前記第１および第２のＦＥＴのソース、ドレイン領域の
   うち、少なくとも隣接配置される領域に形成された接合
   は、いずれも金属電極との接触によって形成されるショ
   ットキー接合であることを特徴とする半導体装置。
2. （２）ショットキー接合以外の接合は、ＰＮ接合である
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。
3. （３）前記ドレイン領域を共通に接続する手段は、共通
   の金属電極であることを特徴とする特許請求の範囲第１
   項または第２項記載の半導体装置。
4. （４）前記ショットキー接合を形成する金属電極の仕事
   関数は、第１導電形半導体の仕事関数と第２導電形半導
   体の仕事関数との中間値を示すことを特徴とする特許請
   求の範囲第１項ないし第３項のいずれかに記載の半導体
   装置。
5. （５）前記ショットキー接合を形成する金属電極は窒化
   チタンであることを特徴とする特許請求の範囲第１項な
   いし第４項のいずれかに記載の半導体装置。
6. （６）第１導電形ＦＥＴと第２導電形ＦＥＴとを相補的
   に組合わせて構成される半導体装置の製造方法において
   、 半導体基板の主表面に、互いに隣接するように第１導電
   形の半導体領域と第２導電形の半導体領域とを形成する
   工程と、 前記第１および第２導電形半導体領域上の予定の箇所に
   、絶縁膜を介してゲート電極を形成する工程と、 半導体基板の主表面およびゲート電極を覆うように保護
   膜を形成する工程と、 前記保護膜に、第１および第２導電形ＦＥＴのソース領
   域およびドレイン領域が露出するようにコンタクト用穴
   を形成する工程と、 前記露出したソース領域およびドレイン領域に、金属電
   極をショットキー接合によって接続する工程とからなる
   ことを特徴とする半導体装置の製造方法。
7. （７）前記金属電極は、窒素雰囲気中でチタンをスパッ
   タリングすることによって形成される窒化チタンである
   ことを特徴とする特許請求の範囲第６項記載の半導体装
   置の製造方法。