JP2822395B2

JP2822395B2 - Ｃｃｄ

Info

Publication number: JP2822395B2
Application number: JP63235444A
Authority: JP
Inventors: 正治浜崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1998-11-11
Anticipated expiration: 2013-11-11
Also published as: JPH0282648A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、過大入力に対する保護回路を有するCCD（C
harge Coupled Device）に関する。

〔発明の概要〕

本発明は、過大入力に対する保護回路を有する縦型オ
ーバーフロー型のCCDにおいて、その保護回路は第１導
電型の半導体基体中に形成される第１導電型の半導体領
域とその第２導電型の半導体領域中に形成される第１導
電型の半導体領域によって構成されたバイポーラトラン
ジスタを含み、各半導体領域に接続される各端子に対し
て過大入力があった場合に、各半導体領域間の接合が順
バイアスとなる時では半導体領域間に順方向に電流が流
れ、各半導体領域間の接合が逆バイアスとなる時では、
第１導電型の半導体領域と半導体基体の間のパンチスル
ーにより電流が流れることにより、確実な内部回路の保
護等を行うものである。

〔従来の技術〕

通常、CCD等の固体撮像装置においては、内部回路の
保護を図るため、外部ピンに接続するパッド部と内部回
路の間に保護回路が設けられる。

第７図と第10図はそれぞれ従来の固体撮像装置の保護
回路を示しており、第７図はnMOSトランジスタ用の例で
あり、第10図はCMOSトランジスタ用の例である。

ここで、これらの保護回路について簡単に説明する。
まず、nMOSトランジスタ用の例では、ｎ型のシリコン基
板71にｐ型のウェル領域72が形成され、そのｐ型のウェ
ル領域72にp⁺型のチャンネルストッパー領域77と、n⁺型
のソース・ドレイン領域74,76が形成される。ソース・
ドレイン領域74はＰ端子73に接続すると共に内部回路に
接続される。ソース・ドレイン領域76はＬ端子75に接続
されると共にチャンネルストッパー領域77に接続され、
さらに抵抗素子79を介してゲート電極78に接続される。
その等価回路図が第８図であり、Ｐ端子73とＬ端子75の
間にnMOSトランジスタ81が設けられ、そのゲート電極78
は抵抗素子79を介してＬ端子75に接続される。また、基
板71との間では、等価的にバイポーラトランジスタ82が
設けられる。

このnMOSトランジスタ用の保護回路は、Ｐ端子73にＬ
端子75より低い電圧が印加された時、バイポーラトラン
ジスタ82が作動し、Ｌ端子75,基板71へと電流が流れ
る。また、Ｐ端子73に正のパルス高電圧が印加された
時、ゲート電極78とソース・ドレイン領域74との間の寄
生容量83によって、ゲート電極78の電位が上がり、nMOS
トランジスタ81がオンになり、過大入力から内部回路を
保護できる。

また、第10図に示すようにCMOSトランジスタ用の保護
回路では、ｎ型のシリコン基板101にｐ型のウェル領域1
02が形成され、このｐ型のウェル領域102には、Ｐ端子1
05に接続されるn⁺型の半導体領域103と、Ｌ端子106に接
続されるp⁺型の半導体領域104が形成される。シリコン
基板101の表面には、さらにp⁺型の半導体領域107が形成
され、そのp⁺型の半導体領域107は内部回路と共にＰ端
子105に接続される。第11図はその等価回路図を示して
おり、基板101とＰ端子105の間にはダイオード111が設
けられ、Ｌ端子106をベース、Ｐ端子105をエミッタ、基
板101をコレクタとするバイポーラトランジスタ112も設
けられる。

この保護回路では、Ｐ端子105の電位V_Pが基板電位Vb
より高けばp⁺型の半導体領域107と基板101間のダイオー
ド111に順方向電流が流れ、Ｐ端子105の電位V_PがＬ端子
106の電位V_Lより低ければ、n⁺型の半導体領域103とｐ型
のウェル領域102間が順バイアスされてバイポーラトラ
ンジスタ112により電流が流れることになる。

〔発明が解決しようとする課題〕

ところが、上述の保護回路には、それぞれ次のような
技術的な課題がある。

第７図に示したnMOSトランジスタ用の回路では、Ｐ端
子73に高電圧が入力した時に、nMOSトランジスタ81を作
動させるためには容量83を大きくする必要がある。この
ためゲート電極78をソース・ドレイン領域74に対して引
き回す必要があり、例えば第９図に示すように、ゲート
となるポリシリコン層91がn⁺型の半導体領域92に対して
櫛歯状のパターンにされ、結局、大きな面積を必要とす
る。また、MOSトランジスタ81の作動では、MOSトランジ
スタである故にGmを大きく採れない。この改善にも面積
を大きくする必要が生ずる。さらに、パルス性の入力で
はなく、定常的な過大入力に対しては、ゲート電極78か
らのリークによりMOSトランジスタ81がオフになり、保
護回路として機能しなくなる。

また、第10図に示した保護回路では、共に順方向電流
を用いているために、その電流容量は大きくなる。しか
し、ダイオード111とバイポーラトランジスタ112が信号
として供給される電圧をそれぞれ制限しているため、固
体撮像装置を作動させるために供給される信号V_P（例え
ばクロック信号）をV_L＜V_P＜Vsubの関係を満足するよう
にしなければならない。例えば、３値制御を行う固体撮
像装置では、第12図に示すように、基板電圧Vsubを9Vと
した時に、破線で示すような15Vの信号V_Pを与えること
ができず、信号V_Pは9Vに制限されて転送に十分な電圧を
供給することが困難になる。

そこで、本発明は上述の技術的な課題に鑑み、小さい
面積で十分な過大入力に対する保護機能を発揮し、しか
も装置の作動に必要な信号の自由度を大きくするような
CCDを提供することを目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明に係る縦型オー
バーフロー型のCCDは、内部回路を保護するための保護
回路を有するものであって、上記保護回路は、第１導電
型の半導体基体と、上記半導体基体中に形成され第２の
端子が接続される第２導電型の半導体領域と、上記第２
導電型の半導体領域中に設けられ内部回路及び第１の端
子が接続される第１導電型の半導体領域によって構成さ
れるバイポーラトランジスタを含む。ここで、半導体基
体は例えばシリコン基板であり、第２導電型の半導体領
域は上記シリコン基板と反対導電型のウェル領域とする
ことができる。第１導電型の半導体領域は、上記第２導
電型の半導体領域中に形成され、上記第２導電型の半導
体領域とPN接合を形成する。そして、上記保護回路は、
上記各半導体領域間の接合が順バイアスとされる過大入
力に対しては、各半導体領域間に順方向電流が流れ、上
記各半導体領域の接合が逆バイアスとされる過大入力に
対しては、第１導電型の半導体領域と半導体基体の間の
パンチスルーにより電流が流れることを特徴する。ここ
で、そのパンチスルーにより電流が流れ始める電圧を、
第２導電型の半導体領域中に、同導電型の濃度を調製し
た半導体領域を設けることで制御するようにしても良
い。

また、本発明に係る縦型オーバーフロー型のCCDは、
上述の各バイアスにおける各動作を行う構成に加えて、
半導体基体と第２導電型の半導体領域間の寄生容量を、
第２導電型の半導体領域と第１導電型の半導体領域間の
寄生容量よりも大きい値にすることもできる。

さらに、本発明に係るCCDは、上述の各バイアスにお
ける各動作を行う構成に加え、又はさらに各半導体領域
間の容量を大きくさせる構成に加えて、基体主面に絶縁
膜を介して臨み且つ半導体基体若しくは第２導電型の半
導体領域と電気的に接続する電極層を設けることもでき
る。

さらにまた、本発明に係る縦型オーバーフロー型のCC
Dは、上記保護回路が複数形成され、第２の端子と複数
の上記保護回路が共通の配線パターンを用いて電気的に
接続される。

〔作用〕

本発明に係る縦型オーバーフロー型のCCDでは、上記
各半導体領域間の接合が逆バイアスになる過大入力に対
して、基板と第１導電型の半導体領域間のパンチスルー
により電流を流して、内部回路を保護する。従って、第
７図に示したnMOSトランジスタのようにゲート電極78と
ソース・ドレイン領域74の間の容量を大きく採る必要も
なく、さらにGmも大きくなるため、回路のサイズを小さ
くできる。また、本発明に係るCCDでは、第10図に示し
た保護回路のように２つの極性の過大入力の両方が順方
向電流とはならず、逆バイアスになるよう過大入力でパ
ンチスルーが生ずる。このために、そのパンチスルーが
生ずる電圧を制御することで、装置の作動に必要な信号
の設定の自由度が大きくなる。

また、本発明に係るCCDにおいて、半導体基体と第２
導電型の半導体領域間の寄生容量を、第２導電型の半導
体領域と第１導電型の半導体領域間の寄生容量よりも大
きい値にした時では、それらの容量による容量分割か
ら、第２の端子の電位は、半導体基体側の電位に追従す
る。その結果、第２の端子に何ら電圧が供給されていな
い場合であっても、第１の端子と半導体基体の間で確実
に動作することになる。すなわち、第１の端子に上記各
半導体領域間の接合が順バイアスとなる場合には、順方
向電流が流れ、逆バイアスとなる場合ではパンチスルー
が生ずる。

さらに、本発明に係るCCDにおいて、基体主面に絶縁
膜を介して臨み且つ半導体基体若しくは第２導電型の半
導体領域と電気的に接続する電極層を設けることで、そ
の電極層が対向する電極の一部となり、半導体基体と第
２導電型の半導体領域間の寄生容量が大きくなる。ま
た、電極層上に形成されるパッシベーション膜等の中の
固定電荷による悪影響を、その電極層によって電気的に
遮断させることも可能となる。

〔実施例〕

本発明に係るCCDの具体的な実施例を図面を参照しな
がら説明する。

第１の実施例本実施例のCCDは、第１図に示すような保護回路を有
するものであり、縦型オーバーフロー型のCCDである。

その要部の保護回路の構造は、第１図に示すように、
第１導電型の半導体基体としてのｎ型のシリコン基板１
に、第２導電型の半導体領域としてのｐ型のウェル領域
２が形成される。そのｐ型のウェル領域２内には、その
主面に臨んで第１導電型の半導体領域であるn⁺型の半導
体領域３が形成される。従って、それらｎ型のシリコン
基板１とｐ型のウェル領域２の間及びｐ型のウェル領域
２とn⁺型の半導体領域３との間でそれぞれPN接合が形成
される。このn⁺型の半導体領域３には、第１の端子であ
るＰ端子４が接続される。このＰ端子４には、所要の装
置を作動させるために内部回路に送られる信号が供給さ
れ、例えば３値制御するような転送電極への転送信号等
が供給される。すなわち、Ｐ端子４とn⁺型の半導体領域
３の間のノード８からは内部回路に信号が供給される。
上記ｐ型のウェル領域２の主面には、p⁺型の半導体領域
５が形成される。このp⁺型の半導体領域５には、第２の
端子であるＬ端子６が接続され、ウェル領域２の取り出
し領域として機能する。また、上記ｎ型のシリコン基板
１の主面には、ｐ型のウェル領域２以外のところで、取
り出しのためのn⁺型の半導体領域７が形成され、このn⁺
型の半導体領域７には所要の基板電圧Vsubが供給され
る。このように保護回路の近くに取り出し領域を設ける
ことでコレクタ抵抗を小さくできる。

本実施例のCCDでは、上記ｐ型のウェル領域２の内部
において、n⁺型の半導体領域３とシリコン基板１との間
の領域に、ｐ型の不純物導入領域９が形成される。この
ｐ型の不純物導入領域９は、ｐ型のウェル領域２のポテ
ンシャルを制御するためのものであり、そのポテンシャ
ルの制御からパンチスルーが発生する電圧を決定させ
る。従って、パンチスルーが生ずる電圧を所定の値とす
るためには、不純物導入領域９の形成のためのイオン注
入の条件例えば深さ、濃度等を適宜選択する必要があ
る。

第２図は、第１図に示した保護回路の等価回路を示
す。上述の構造の保護回路は、実質的に１つのnpn型の
バイポーラトランジスタ10と等価となる。すなわち、Ｐ
端子４に接続するn⁺型の半導体領域３がエミッタ、Ｌ端
子６に接続するp⁺型の半導体領域５及びｐ型のウェル領
域２がベース、シリコン基板１がコレクタとしてそれぞ
れ機能する。なお、エミッタ−ベース間には、寄生容量
C_EBが形成され、ベース−コレクタ間には、寄生容量C_BC
が形成される。また、エミッタ−ベース間の耐圧はn⁺型
の半導体領域３とp⁺型の半導体領域５の距離より決定さ
れる。

ここで、その保護回路の作動について説明する。先
ず、Ｐ端子４とＬ端子６の間に、Ｐ端子４側が低電位と
なるような過大入力電圧が印加された時では、n⁺型の半
導体領域３とｐ型のウェル領域２との間のPN接合が順バ
イアスとなり、その接合で順方向電流が流れて、第２図
のバイポーラトランジスタ10が作動し、その過大入力か
ら内部回路を保護できる。この作動状態を、基板電圧も
Ｌ端子の電圧も接地電圧GNDである時のＰ端子への印加
電圧V_Pと電流I_Pの関係を示す第４図から説明すると、印
加電圧V_Pが負電圧とされる領域での曲線Ａで表すことが
できる。例えば、Ｌ端子６に−9Vが印加されている時で
は、Ｐ端子４に印加される電圧V_Pが−9Vよも小さい時に
順バイアスによる順方向電流が流れることになる。

次に、Ｐ端子４側が高電圧となるような過大入力電圧
が印加された時では、n⁺型の半導体領域３とｐ型のウェ
ル領域２との間のPN接合が逆バイアスとなる。従って、
そのPN接合では、印加電圧V_Pに応じて空乏層が成長す
る。この時のポテンシャルを第３図を参照しながら説明
すると、バイアスが無い時では、図中C₀の如きｐ型のウ
ェル領域２にピークを有するポテンシャルとなる。とこ
ろが、Ｐ端子４への印加電圧V_Pが大きくなるにつれて、
n⁺型の半導体領域３のポテンシャルが曲線C₁、C₂、C₃に
順に示すように、ｐ型のウェル領域２のピークが徐々に
基板側の深い方へ移動して行き、同時にそのピークが低
くなって行く。その結果、シリコン基板１とn⁺型の半導
体領域３の間でパンチスルーが生じ、過大入力に対して
内部回路を保護することが行われる。第４図では、正の
印加電圧V_Pが０〜V_Ptの範囲で電流値I_Pがほぼ零の曲線B
₀とされ、パンチスルーが発生するV_Pt以上で大幅に電流
が流れる曲線B₁となっている。従って、Ｐ端子４への入
力電圧V_Pが０〜V_Ptの範囲では、その入力を過大入力と
はせずに内部回路へ送れることになり、換言すれば内部
回路の作動のために必要な信号はパンチスルーが発生す
るV_Pt以下であれば、自由に設定できることになる。

上記パンチスルーが発生する電圧V_Ptは、特に本実施
例のCCDにおいて、第１図に示した不純物導入領域９の
形成のためのイオン注入の条件を選択することで選ぶこ
とができる。例えば、ｐ型の不純物濃度を高くした時で
は、第３図のポテンシャルのピークが高くなることにな
り、電圧V_Ptを高くすることができる。ここで、パンチ
スルーが発生する電圧V_Ptは、通常5V〜10V程度であり、
基板電圧を9Vとした時では、14〜19Vまでは少なくとも
パンチスルーが生じない。従って、電圧V_Ptを10V程度と
すれば、15V程度の高レベルの信号を転送電極へ十分に
供給することができる。

このように本実施例のCCDでは、ｐ型のウェル領域２
とn⁺型の半導体領域３の間の接合が順バイアスとされる
時に、順方向電流により過大入力から内部回路を保護で
きる。また、その接合が逆バイアスとされる時では、パ
ンチスルーにより過大入力に対して内部回路を保護でき
る。従って、容量を稼ぐためにn⁺型の半導体領域３等を
引き回す必要はなく、保護回路自体を小さくすることが
できる。さらに、パルス入力以外でも十分に作動する。
また、逆バイアス時ではパンチスルーにより電流を流す
ため、パンチスルーの発生する電圧V_Ptを選ぶことで、
内部回路の作動に必要な信号も十分に送れることにな
る。また、その電圧V_Ptの設定は、不純物導入領域９の
イオン注入の条件等により選ぶことも可能である。

なお、上述の例では、第１導電型をｎ型とし、第２導
電型をｐ型として説明したが、それぞれ逆の導電型であ
っても良い。

第２の実施例本実施例は第１の実施例の変形例であり、第５図に示
すように、寄生MOSトランジスタの形成防止とベース−
コレクタ間の容量C_BCの確保のために電極層を設けた例
である。

その構造は、第５図に示すように、半導体基板として
のｎ型のシリコン基板21に、保護回路を形成するための
第２導電型の半導体領域であるｐ型のウェル領域22とCC
Dのイメージャー部となるｐ型のウェル領域29とが形成
される。ｐ型のウェル領域22には、第１の実施例と同
様、保護回路をなすように、Ｐ端子24に接続するn⁺型の
半導体領域23及びＬ端子26に接続するp⁺型の半導体領域
25とが設けられている。そのn⁺型の半導体領域23とｐ型
のウェル領域22でPN接合が形成される。また、ｎ型のシ
リコン基板21はn⁺型の半導体領域27を介して基板電圧Vs
ubが与えられる。上記Ｐ端子24は分岐して内部回路に接
続される。従って、ｐ型のウェル領域22とn⁺型の半導体
領域23の間の接合が順バイアスとされる過大入力に対し
ては、順方向電流により内部回路を保護できる。また、
その接合が逆バイアスとされる過大入力に対しては、パ
ンチスルーにより内部回路を保護できる。

ｐ型のウェル領域29には、図示を省略しているがセン
サー部や電荷転送部が形成され、その主面にはp⁺型の半
導体領域からなるチャンネルストッパー領域28も形成さ
れる。このチャンネルストッパー領域28は、当該ｐ型の
ウェル領域29の周辺部に配され、接地電圧GNDが供給さ
れてチャンネルの形成を防止する。

そして、このような構造を有する本実施例のCCDに
は、基体主面に図示を省略した絶縁膜を介して臨み且つ
シリコン基板21若しくはｐ型のウェル領域22,29と電気
的に接続する電極層31,32,33が設けられる。これら電極
層31〜33は、ｐ型のウェル領域22,29上からｎ型のシリ
コン基板21の主面上まで延在される。電極層31はp⁺型の
半導体領域25に接続し、電極層32はn⁺型の半導体領域27
に接続し、電極層33はチャンネルストッパー領域28に接
続する。このような各電極層31,32,33の機能は主に２つ
挙げられる。１つは、ｎ型のシリコン基板21の主面上ま
で延在させて、寄生pMOSトランジスタの形成を防止する
ことである。すなわち、CCDにおいては、層間絶縁膜や
パッシベーション膜等を用いており、これらの絶縁膜中
に固定電荷が存在する。ところが、この固体電荷が基板
表面に多数存在する時では、ｐ型のウェル領域29とｐ型
のウェル領域22の間等でチャンネルが形成されてしまう
ことになり、問題が生ずる。そこで、このような各電極
層31,32,33を設けることで、汚染防止のみならず固定電
荷から電気的に遮蔽することも可能となる。そして、も
う１つの機能は、シリコン基板21とｐ型のウェル領域22
の間の寄生容量C_BCを、ｐ型のウェル領域22とn⁺型の半
導体領域23との間の寄生容量C_EBよりも大きい値にする
ことである。第５図の断面構造だけでは、空乏層のサイ
ズの比較から寄生容量C_EB＞寄生容量C_BCとなるが、この
ようにシリコン基板21若しくはｐ型のウェル領域22と電
気的に接続する電極層31,32を設けることにより、寄生
容量C_BCの値が増大することになる。このように寄生容
量C_BCの値が大きくなることで、Ｌ端子26が開放され、
且つＰ端子24とシリコン基板21の間で過大入力が印加さ
れた時でも、Ｌ端子26の電位はシリコン基板21側の電位
になる。このため、Ｐ端子24に負電圧が印加された時で
は、順方向電流が得られ、Ｐ端子24にパンチスルーが発
生する以上の電圧が印加された時では、パンチスルーに
より内部回路が保護されることになる。

なお、上記実施例では、電極層31〜33を全て設けてい
るが、いずれか１種乃至２種を設ける構造でも良い。ま
た、第１導電型をｎ型とし、第２導電型をｐ型として説
明したが、それぞれ逆の導電型であっても良い。

第３の実施例本実施例は、特にレイアウトに特徴を有するCCDの例
である。

その構造は、第６図に概略的な平面図で示すように、
各Ｐ端子としてのパッド部46,47,48に対して、それぞれ
保護回路43,44,45が形成されている。各保護回路43〜45
は、例えば第１若しくは第２の実施例で説明した構造を
有する。それら保護回路43〜45にはＬ端子にかかる配線
も行われるが、特に、本実施例においては、共通の配線
パターン42を用いて配線が行われ、Ｌ端子にかかるパッ
ド部41と各保護回路43〜45の間の電気的な接続を図って
いる。その配線パターン42は、共通に用いるためにチッ
プ上で長い距離ｌにわたって引き回されて配線される。
そのために、基板との間で配線に付随した寄生容量C_iが
増大し、その配線パターン42は第２図に示したバイポー
ラトランジスタ10のベースとして保護回路に接続するこ
とから、その容量値が各保護回路43〜45の寄生容量C_BC
の値に加わることになる。従って、ここに示すCCDは、
Ｌ端子に電圧が印加されない場合であっても、Ｐ端子46
〜48に負電圧が印加された時では、順方向電流が得ら
れ、Ｐ端子46〜48にパンチスルーが発生する以上の電圧
が印加された時では、パンチスルーにより内部回路が保
護されることになる。

なお、配線パターン42は、図示の如く略直線状のパタ
ーンに限定されるものでない。

〔発明の効果〕

本発明に係るCCDは、上述のように第１及び第２導電
型の半導体領域間の接合が順バイアスとされる時には、
順方向電流で内部回路が保護され、その接合が逆バイア
スとされる時には、パンチスルーによって過大入力から
内部回路を保護することができる。このため、保護回路
自体を小さくすることができ、パルス入力以外でも十分
に作動する。また、パンチスルーの発生する電圧を設定
できるため、内部回路の作動に必要な信号の自由度も増
大する。

また、半導体基体と第２導電型の半導体領域間の寄生
容量を増大させることにより、第２の端子が開放とされ
ていても、確実に内部回路を保護することができ、電極
層を利用することによって、その容量増大の効果が得ら
るのみならず、寄生MOSトランジスタの形成を防止する
ことも可能となる。

【図面の簡単な説明】

第１図は本発明に係るCCDの一例を示す要部の概略断面
図であり、第２図はその等価回路図であり、第３図はそ
の要部における電圧を印加した時のポテンシャルの変化
を示す図であり、第４図はＬ端子及び基板に接地電圧GN
Dを印加した時のＰ端子への印加電圧V_Pと電流I_Pの関係
を示す図である。第５図は本発明に係るCCDの他の例を示す要部の概略断
面図であり、第６図は本発明に係るCCDのさらに他の例
を示す要部の概略平面図である。第７図は従来の固体撮像装置の一例を示す要部の概略断
面図であり、第８図はその従来例の要部の等価回路図で
あり、第９図はその従来例の要部のレイアウトである。第10図は従来の固体撮像装置の他の例を示す要部の概略
断面図であり、第11図はその等価回路図であり、第12図
はその従来の他の例を作動させる時の信号の波形図であ
る。 1,21……ｎ型のシリコン基板 2,22,29……ｐ型のウェル領域 3,23……n⁺型の半導体領域 4,24……Ｐ端子 5,25……p⁺型の半導体領域 6,26……Ｌ端子９……不純物導入領域 10……バイポーラトランジスタ 31〜33……電極層 C_EB,C_BC,C_i……寄生容量

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/339 H01L 27/14 - 27/148 H01L 29/762 - 29/768 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】内部回路を保護するための保護回路を有す
る縦型オーバーフロー型のCCDであって、上記保護回路は、第１導電型の半導体基体と、上記半導体基体中に形成され第２の端子が接続される第
２導電型の半導体領域と、上記第２導電型の半導体領域中に設けられ内部回路及び
第１の端子が接続される第１導電型の半導体領域によっ
て構成されるバイポーラトランジスタを含み、上記各半導体領域間の接合が順バイアスとされる過大入
力に対しては、各半導体領域間に順方向電流が流れ、上記各半導体領域の接合が逆バイアスとされる過大入力
に対しては、第１導電型の半導体領域と半導体基体の間
のパンチスルーにより電流が流れることを特徴する縦型
オーバーフロー型のCCD。
【請求項２】半導体基体と第２導電型の半導体領域間の
寄生容量が、第２導電型の半導体領域と第１導電型の半
導体領域間の寄生容量よりも大きい値であることを特徴
とする請求項１記載の縦型オーバーフロー型のCCD。
【請求項３】内部回路を保護するための保護回路を有す
るCCDにおいて、第１導電型の半導体基体と、上記半導体基体中に形成さ
れ第２の端子が接続される第２導電型の半導体領域と、
上記第２導電型の半導体領域中に設けられ内部回路及び
第１の端子が接続される第１導電型の半導体領域によっ
て構成されるバイポーラトランジスタを含み、上記各半
導体領域間の接合が順バイアスとされる過大入力に対し
ては、各半導体領域間に順方向電流が流れ、上記各半導
体領域の接合が逆バイアスとされる過大入力に対して
は、第１導電型の半導体領域と半導体基体の間のパンチ
スルーにより電流が流れる保護回路と、上記第１の導電型の半導体基体の主面に絶縁膜を介して
臨み且つ半導体基体若しくは第２導電型の半導体領域と
電気的に接続する電極層とを有することを特徴とするCC
D。
【請求項４】上記保護回路が複数形成され、第２の端子
と複数の上記保護回路が共通の配線パターンを用いて電
気的に接続されていることを特徴とする請求項１又は請
求項３記載のCCD。