JP2003179226A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003179226A JP2003179226A JP2001379579A JP2001379579A JP2003179226A JP 2003179226 A JP2003179226 A JP 2003179226A JP 2001379579 A JP2001379579 A JP 2001379579A JP 2001379579 A JP2001379579 A JP 2001379579A JP 2003179226 A JP2003179226 A JP 2003179226A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- diffusion region
- concentration diffusion
- circuit device
- back gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ドレイン出力端子を有するＭＯＳトランジス
タを含む半導体集積回路装置において、ＭＯＳトランジ
スタの寸法を大きくすることなく、そのＥＳＤ耐量を改
善すること。 【解決手段】 ドレインＤ、ゲートＧ、ソースＳ及び高
濃度拡散領域のバックゲートＢＧが、この順序で形成さ
れ、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効
果型トランジスタを含む半導体集積回路装置において、
バックゲート用に形成された前記高濃度拡散領域の一部
分の、ドレイン出力端子ｐａｄが設けられた位置とは反
対側のみに金属配線を設ける。これにより寄生バイポー
ラトランジスタＴｒ１，Ｔｒ２の導通を早め、静電サー
ジＥＳを吸収する。
タを含む半導体集積回路装置において、ＭＯＳトランジ
スタの寸法を大きくすることなく、そのＥＳＤ耐量を改
善すること。 【解決手段】 ドレインＤ、ゲートＧ、ソースＳ及び高
濃度拡散領域のバックゲートＢＧが、この順序で形成さ
れ、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効
果型トランジスタを含む半導体集積回路装置において、
バックゲート用に形成された前記高濃度拡散領域の一部
分の、ドレイン出力端子ｐａｄが設けられた位置とは反
対側のみに金属配線を設ける。これにより寄生バイポー
ラトランジスタＴｒ１，Ｔｒ２の導通を早め、静電サー
ジＥＳを吸収する。
Description
【０００１】
【発明の属する技術分野】本発明は、静電破壊防止構造
を備えた絶縁ゲート電界効果型トランジスタ素子を含む
半導体集積回路装置に関する。
を備えた絶縁ゲート電界効果型トランジスタ素子を含む
半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置において、基本的な
構成要素として絶縁ゲート電界効果型（以下、ＭＯＳ）
のトランジスタが用いられるが、外部回路との接続を行
う周辺部のトランジスタとしてオープンドレイン接続さ
れるＭＯＳトランジスタがよく使用される。
構成要素として絶縁ゲート電界効果型（以下、ＭＯＳ）
のトランジスタが用いられるが、外部回路との接続を行
う周辺部のトランジスタとしてオープンドレイン接続さ
れるＭＯＳトランジスタがよく使用される。
【０００３】図６（ａ）（ｂ）は、Ｎ型基板Ｎｓｕｂ中
のＰウエル領域Ｐｗｅｌｌに形成された、オープンドレ
イン出力端子を有するＭＯＳトランジスタの構成を模式
的に示す図であり、同図（ａ）はその平面図（但し、ア
ルミ配線を省略）を、同図（ｂ）はその断面図を、それ
ぞれ模式的に示す図である。
のＰウエル領域Ｐｗｅｌｌに形成された、オープンドレ
イン出力端子を有するＭＯＳトランジスタの構成を模式
的に示す図であり、同図（ａ）はその平面図（但し、ア
ルミ配線を省略）を、同図（ｂ）はその断面図を、それ
ぞれ模式的に示す図である。
【０００４】図６において、Ｎ+領域のドレインＤを囲
むようにチャネル長だけの間隔をおいてＮ＋領域のソー
スＳが形成され、このソースＳの外側にＰ+高濃度拡散
領域が基板電位決定用にバックゲートＢＧとして形成さ
れる。ドレインＤにはアルミ配線及びその接続部として
コンタクトポイントｃｐが形成され、外部出力用端子で
あるパッドｐａｄに接続される。ソースＳ及びバックゲ
ートＢＧもそれぞれアルミ配線及びコンタクトポイント
ｃｐが形成され、両者ともグランド電位Ｇｎｄに接続さ
れる。なお、ｃｐはアルミ配線とのコンタクトポイント
である。ドレインＤとソースＳとの間のチャネル部に
は、絶縁膜を介してポリシリコンなどからなるゲート電
極Ｇが形成される。このゲート電極Ｇへのゲート電圧の
印加によりソースＳ、ドレインＤ間のチャネル部が導通
制御されることになる。
むようにチャネル長だけの間隔をおいてＮ＋領域のソー
スＳが形成され、このソースＳの外側にＰ+高濃度拡散
領域が基板電位決定用にバックゲートＢＧとして形成さ
れる。ドレインＤにはアルミ配線及びその接続部として
コンタクトポイントｃｐが形成され、外部出力用端子で
あるパッドｐａｄに接続される。ソースＳ及びバックゲ
ートＢＧもそれぞれアルミ配線及びコンタクトポイント
ｃｐが形成され、両者ともグランド電位Ｇｎｄに接続さ
れる。なお、ｃｐはアルミ配線とのコンタクトポイント
である。ドレインＤとソースＳとの間のチャネル部に
は、絶縁膜を介してポリシリコンなどからなるゲート電
極Ｇが形成される。このゲート電極Ｇへのゲート電圧の
印加によりソースＳ、ドレインＤ間のチャネル部が導通
制御されることになる。
【０００５】このＭＯＳトランジスタは、Ｎ型のドレイ
ンＤとＰウエル領域ＰｗｅｌｌとＮ型のソースＳにおい
てＮＰＮ接合となっており、図のようにＮＰＮバイポー
ラトランジスタ（以下、Ｂｉトランジスタ）が寄生Ｂｉ
トランジスタＴｒ１，Ｔｒ２として形成される。また、
ドレインＤとＰウエル領域ＰｗｅｌｌのＰＮ接合部には
逆バイアスされたダイオードが形成されている。抵抗Ｒ
１，Ｒ２，Ｒ３はＰウエル領域Ｐｗｅｌｌの抵抗成分で
あり、抵抗Ｒ１，Ｒ２は、寄生Ｂｉトランジスタのベー
ス・エミッタ間抵抗となり、抵抗Ｒ３は両Ｂｉトランジ
スタ間の抵抗となっている。
ンＤとＰウエル領域ＰｗｅｌｌとＮ型のソースＳにおい
てＮＰＮ接合となっており、図のようにＮＰＮバイポー
ラトランジスタ（以下、Ｂｉトランジスタ）が寄生Ｂｉ
トランジスタＴｒ１，Ｔｒ２として形成される。また、
ドレインＤとＰウエル領域ＰｗｅｌｌのＰＮ接合部には
逆バイアスされたダイオードが形成されている。抵抗Ｒ
１，Ｒ２，Ｒ３はＰウエル領域Ｐｗｅｌｌの抵抗成分で
あり、抵抗Ｒ１，Ｒ２は、寄生Ｂｉトランジスタのベー
ス・エミッタ間抵抗となり、抵抗Ｒ３は両Ｂｉトランジ
スタ間の抵抗となっている。
【０００６】さて、オープンコレクタ端子であるパッド
ｐａｄに外部から正のパルス状の静電気サージが印加さ
れると、そのサージ電圧はドレインＤとゲートＧ間及び
ドレインＤとソースＳ間に印加される。同時に、このサ
ージ電圧によりドレインＤとＰウエル領域Ｐｗｅｌｌの
ＰＮ接合部（逆バイアスダイオード）にリーク電流が生
じ、このリーク電流は、抵抗Ｒ１，Ｒ２を介してバック
ゲートＢＧに流れるとともに、寄生ＢｉトランジスタＴ
ｒ１、Ｔｒ２のベース電流となるのでエミッタ電流が流
れて、寄生ＢｉトランジスタＴｒ１、Ｔｒ２は導通状態
になる。したがって、静電気サージはソースＳからグラ
ンド電位Ｇｎｄに導かれ、ＭＯＳトランジスタの静電破
壊が未然に防止できる。
ｐａｄに外部から正のパルス状の静電気サージが印加さ
れると、そのサージ電圧はドレインＤとゲートＧ間及び
ドレインＤとソースＳ間に印加される。同時に、このサ
ージ電圧によりドレインＤとＰウエル領域Ｐｗｅｌｌの
ＰＮ接合部（逆バイアスダイオード）にリーク電流が生
じ、このリーク電流は、抵抗Ｒ１，Ｒ２を介してバック
ゲートＢＧに流れるとともに、寄生ＢｉトランジスタＴ
ｒ１、Ｔｒ２のベース電流となるのでエミッタ電流が流
れて、寄生ＢｉトランジスタＴｒ１、Ｔｒ２は導通状態
になる。したがって、静電気サージはソースＳからグラ
ンド電位Ｇｎｄに導かれ、ＭＯＳトランジスタの静電破
壊が未然に防止できる。
【０００７】ところで、半導体集積回路装置の集積密度
を高めるために、近年ＭＯＳトランジスタ素子がますま
す微細化される傾向にある。すなわち、チャネル長がま
すます短くなって来ており、このチャネル長の短縮化に
伴い相似的にゲート絶縁膜の膜圧も薄くなってきてい
る。このため、前述の寄生ＢｉトランジスタＴｒ１，Ｔ
ｒ２の導通が遅れると、微細化されたＭＯＳトランジス
タが破壊されることになる。特に、オープンドレイン型
のＭＯＳトランジスタは、外部サージの影響を直接受け
るため静電破壊を招きやすい。
を高めるために、近年ＭＯＳトランジスタ素子がますま
す微細化される傾向にある。すなわち、チャネル長がま
すます短くなって来ており、このチャネル長の短縮化に
伴い相似的にゲート絶縁膜の膜圧も薄くなってきてい
る。このため、前述の寄生ＢｉトランジスタＴｒ１，Ｔ
ｒ２の導通が遅れると、微細化されたＭＯＳトランジス
タが破壊されることになる。特に、オープンドレイン型
のＭＯＳトランジスタは、外部サージの影響を直接受け
るため静電破壊を招きやすい。
【０００８】これに対処するため、図７に示されるよう
に寄生ＢｉトランジスタＴｒ１，Ｔｒ２が導通しやすい
ように構成したＭＯＳトランジスタが提案されている
（特開平５−７５１１８号公報）。図７では、ソースＳ
の外側周囲に配置されるＰ＋高濃度拡散領域をソースＳ
から所定の距離ｄ１だけ離間させて形成し、その上にア
ルミ配線及びコンタクトポイントｃｐが施されバックゲ
ートＢＧとして形成されている。その他の点は、図６と
同様であり、対応する箇所には同じ符号を付している。
に寄生ＢｉトランジスタＴｒ１，Ｔｒ２が導通しやすい
ように構成したＭＯＳトランジスタが提案されている
（特開平５−７５１１８号公報）。図７では、ソースＳ
の外側周囲に配置されるＰ＋高濃度拡散領域をソースＳ
から所定の距離ｄ１だけ離間させて形成し、その上にア
ルミ配線及びコンタクトポイントｃｐが施されバックゲ
ートＢＧとして形成されている。その他の点は、図６と
同様であり、対応する箇所には同じ符号を付している。
【０００９】この図７の従来例では、ソースＳとバック
ゲートＢＧとを所定の距離ｄ１だけ離間させている。こ
の距離ｄ１の離間によりソースＳとバックゲートＢＧ間
にＰ型領域が介在することになり、寄生トランジスタＴ
ｒ１，Ｔｒ２のベースとバックゲートＢＧ間の抵抗Ｒ
１，Ｒ２がその分だけ大きくなる。
ゲートＢＧとを所定の距離ｄ１だけ離間させている。こ
の距離ｄ１の離間によりソースＳとバックゲートＢＧ間
にＰ型領域が介在することになり、寄生トランジスタＴ
ｒ１，Ｔｒ２のベースとバックゲートＢＧ間の抵抗Ｒ
１，Ｒ２がその分だけ大きくなる。
【００１０】サージ電圧によるリーク電流は、抵抗Ｒ
１，Ｒ２を介してバックゲートＢＧに流れる電流と、寄
生ＢｉトランジスタＴｒ１、Ｔｒ２のベースからエミッ
タに流れる電流とに分流するから、抵抗Ｒ１，Ｒ２を大
きくすることで、寄生ＢｉトランジスタＴｒ１、Ｔｒ２
のベース電流が大きくなり、寄生ＢｉトランジスタＴｒ
１、Ｔｒ２は導通し易くなる。したがって、静電サージ
ＥＳを逃がし易くなり、ＭＯＳトランジスタの静電気破
壊耐量（ＥＳＤ耐量）が増加する。
１，Ｒ２を介してバックゲートＢＧに流れる電流と、寄
生ＢｉトランジスタＴｒ１、Ｔｒ２のベースからエミッ
タに流れる電流とに分流するから、抵抗Ｒ１，Ｒ２を大
きくすることで、寄生ＢｉトランジスタＴｒ１、Ｔｒ２
のベース電流が大きくなり、寄生ＢｉトランジスタＴｒ
１、Ｔｒ２は導通し易くなる。したがって、静電サージ
ＥＳを逃がし易くなり、ＭＯＳトランジスタの静電気破
壊耐量（ＥＳＤ耐量）が増加する。
【００１１】
【発明が解決しようとする課題】しかし、この図７の従
来の半導体集積回路装置では、ソースＳとバックゲート
ＢＧとを所定の距離ｄ１だけ離間させているから、ＭＯ
ＳトランジスタのＥＳＤ耐量を増加させることができる
ものの、その離間距離ｄ１を設けることによりＭＯＳト
ランジスタが大きくなり、したがって半導体集積回路装
置の面積が大きくなり、コストが上昇することになる。
来の半導体集積回路装置では、ソースＳとバックゲート
ＢＧとを所定の距離ｄ１だけ離間させているから、ＭＯ
ＳトランジスタのＥＳＤ耐量を増加させることができる
ものの、その離間距離ｄ１を設けることによりＭＯＳト
ランジスタが大きくなり、したがって半導体集積回路装
置の面積が大きくなり、コストが上昇することになる。
【００１２】そこで、本発明は、ドレイン出力端子を有
するＭＯＳトランジスタを含む半導体集積回路装置にお
いて、ＭＯＳトランジスタの寸法を大きくすることな
く、そのＥＳＤ耐量を改善することを目的とする。
するＭＯＳトランジスタを含む半導体集積回路装置にお
いて、ＭＯＳトランジスタの寸法を大きくすることな
く、そのＥＳＤ耐量を改善することを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、半導体基板あるいはその基板中のウエル
に、ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領
域のバックゲートＢＧが、この順序で形成され、ドレイ
ン出力端子ｐａｄを有する絶縁ゲート電界効果型トラン
ジスタを含む半導体集積回路装置において、バックゲー
ト用に形成された前記高濃度拡散領域の一部分のみに、
金属配線との接続部を設けたことを特徴とする。
積回路装置は、半導体基板あるいはその基板中のウエル
に、ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領
域のバックゲートＢＧが、この順序で形成され、ドレイ
ン出力端子ｐａｄを有する絶縁ゲート電界効果型トラン
ジスタを含む半導体集積回路装置において、バックゲー
ト用に形成された前記高濃度拡散領域の一部分のみに、
金属配線との接続部を設けたことを特徴とする。
【００１４】この請求項１記載の半導体集積回路装置に
よれば、バックゲート用に形成された高濃度拡散領域の
一部分のみに、アルミなどの金属配線との接合部が形成
されるから、寄生トランジスタＴｒ１，Ｔｒ２のベース
とバックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が大きくな
る。したがって、静電サージＥＳに対して寄生トランジ
スタＴｒ１，Ｔｒ２が導通し易くなり、ＥＳＤ耐量が向
上する。また、ソースＳとバックゲートＢＧ間に従来の
ような広い間隔を設けないので、ＭＯＳトランジスタの
面積を小さくすることができる。
よれば、バックゲート用に形成された高濃度拡散領域の
一部分のみに、アルミなどの金属配線との接合部が形成
されるから、寄生トランジスタＴｒ１，Ｔｒ２のベース
とバックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が大きくな
る。したがって、静電サージＥＳに対して寄生トランジ
スタＴｒ１，Ｔｒ２が導通し易くなり、ＥＳＤ耐量が向
上する。また、ソースＳとバックゲートＢＧ間に従来の
ような広い間隔を設けないので、ＭＯＳトランジスタの
面積を小さくすることができる。
【００１５】請求項２記載の半導体集積回路装置は、半
導体基板あるいはその基板中のウエルに、ドレインＤ、
ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲート
ＢＧが、この順序で形成され、ドレイン出力端子ｐａｄ
を有する絶縁ゲート電界効果型トランジスタを含む半導
体集積回路装置において、バックゲート用の前記高濃度
拡散領域をソース領域に対して一部分のみに設け、その
高濃度拡散領域に金属配線との接続部を形成したことを
特徴とする。
導体基板あるいはその基板中のウエルに、ドレインＤ、
ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲート
ＢＧが、この順序で形成され、ドレイン出力端子ｐａｄ
を有する絶縁ゲート電界効果型トランジスタを含む半導
体集積回路装置において、バックゲート用の前記高濃度
拡散領域をソース領域に対して一部分のみに設け、その
高濃度拡散領域に金属配線との接続部を形成したことを
特徴とする。
【００１６】この請求項２記載の半導体集積回路装置に
よれば、バックゲート用の前記高濃度拡散領域をソース
領域に対して一部分のみに設け、その高濃度拡散領域に
金属配線との接合部を形成するから、寄生トランジスタ
Ｔｒ１，Ｔｒ２のベースとバックゲートＢＧとの間の抵
抗Ｒ１，Ｒ２がさらに大きくなる。したがって、静電サ
ージＥＳに対して寄生トランジスタＴｒ１，Ｔｒ２がよ
り導通し易くなり、ＥＳＤ耐量が向上する。また、ソー
スＳの外側に設けるバックゲート用の高濃度拡散領域を
一部分のみに設けているので、ＭＯＳトランジスタの面
積をさらに小さくすることができる。
よれば、バックゲート用の前記高濃度拡散領域をソース
領域に対して一部分のみに設け、その高濃度拡散領域に
金属配線との接合部を形成するから、寄生トランジスタ
Ｔｒ１，Ｔｒ２のベースとバックゲートＢＧとの間の抵
抗Ｒ１，Ｒ２がさらに大きくなる。したがって、静電サ
ージＥＳに対して寄生トランジスタＴｒ１，Ｔｒ２がよ
り導通し易くなり、ＥＳＤ耐量が向上する。また、ソー
スＳの外側に設けるバックゲート用の高濃度拡散領域を
一部分のみに設けているので、ＭＯＳトランジスタの面
積をさらに小さくすることができる。
【００１７】請求項３記載の半導体集積回路装置は、請
求項１、２記載の半導体集積回路装置において、前記高
濃度拡散領域に設けられる金属配線は、前記ドレイン出
力端子ｐａｄが設けられた位置とは反対側に設けられて
いることを特徴とする。
求項１、２記載の半導体集積回路装置において、前記高
濃度拡散領域に設けられる金属配線は、前記ドレイン出
力端子ｐａｄが設けられた位置とは反対側に設けられて
いることを特徴とする。
【００１８】この請求項３記載の半導体集積回路装置に
よれば、バックゲート用の高濃度拡散領域に設けられる
金属配線は、ドレイン出力端子ｐａｄが設けられた位置
とは反対側に形成されているから、高濃度拡散領域及び
その上に形成された金属配線が同面積であっても、ドレ
イン出力端子ｐａｄから進行してくる静電サージＥＳに
対して、寄生トランジスタＴｒ１，Ｔｒ２のベースとバ
ックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が実質的に大き
くなる。したがって、サージに対して寄生トランジスタ
がさらに導通し易くなり、ＥＳＤ耐量が向上する。
よれば、バックゲート用の高濃度拡散領域に設けられる
金属配線は、ドレイン出力端子ｐａｄが設けられた位置
とは反対側に形成されているから、高濃度拡散領域及び
その上に形成された金属配線が同面積であっても、ドレ
イン出力端子ｐａｄから進行してくる静電サージＥＳに
対して、寄生トランジスタＴｒ１，Ｔｒ２のベースとバ
ックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が実質的に大き
くなる。したがって、サージに対して寄生トランジスタ
がさらに導通し易くなり、ＥＳＤ耐量が向上する。
【００１９】請求項４記載の半導体集積回路装置は、請
求項１〜３記載の半導体集積回路装置において、前記ソ
ースＳと前記高濃度拡散領域との間に、所定の間隔を設
けたことを特徴とする。
求項１〜３記載の半導体集積回路装置において、前記ソ
ースＳと前記高濃度拡散領域との間に、所定の間隔を設
けたことを特徴とする。
【００２０】この請求項４記載の半導体集積回路装置に
よれば、ソースＳと高濃度拡散領域との間に、所定の間
隔を設けるから、その間隔に応じてＭＯＳトランジスタ
の寸法は若干大きくなるが、寄生トランジスタＴｒ１，
Ｔｒ２のベースとバックゲートＢＧとの間の抵抗Ｒ１，
Ｒ２がさらに大きくなり、ＥＳＤ耐量が向上する。
よれば、ソースＳと高濃度拡散領域との間に、所定の間
隔を設けるから、その間隔に応じてＭＯＳトランジスタ
の寸法は若干大きくなるが、寄生トランジスタＴｒ１，
Ｔｒ２のベースとバックゲートＢＧとの間の抵抗Ｒ１，
Ｒ２がさらに大きくなり、ＥＳＤ耐量が向上する。
【００２１】
【発明の実施の形態】以下、図面を参照して、本発明の
半導体集積回路装置に係る実施の形態について説明す
る。
半導体集積回路装置に係る実施の形態について説明す
る。
【００２２】図１は、本発明の第１の実施の形態にかか
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
り、同図（ａ）はその平面図（但し、アルミ配線は省
略）を、同図（ｂ）はその断面図を、それぞれ模式的に
示す図である。
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
り、同図（ａ）はその平面図（但し、アルミ配線は省
略）を、同図（ｂ）はその断面図を、それぞれ模式的に
示す図である。
【００２３】図１において、オープンドレイン出力端子
を有するＭＯＳトランジスタは、Ｎ型基板Ｎｓｕｂ中の
Ｐウエル領域Ｐｗｅｌｌに形成されていること、Ｎ+領
域のドレインＤを囲むようにチャネル長だけの間隔をお
いてＮ+領域のソースＳが形成されていること、ドレイ
ンＤにはアルミ配線及びコンタクトポイントｃｐが形成
され、外部出力用端子であるパッドｐａｄに接続（但
し、接続配線は図示なし）され、ソースＳもアルミ配線
及びコンタクトポイントｃｐが形成され、グランド電位
Ｇｎｄに接続される等は、従来の図６と同様である。
を有するＭＯＳトランジスタは、Ｎ型基板Ｎｓｕｂ中の
Ｐウエル領域Ｐｗｅｌｌに形成されていること、Ｎ+領
域のドレインＤを囲むようにチャネル長だけの間隔をお
いてＮ+領域のソースＳが形成されていること、ドレイ
ンＤにはアルミ配線及びコンタクトポイントｃｐが形成
され、外部出力用端子であるパッドｐａｄに接続（但
し、接続配線は図示なし）され、ソースＳもアルミ配線
及びコンタクトポイントｃｐが形成され、グランド電位
Ｇｎｄに接続される等は、従来の図６と同様である。
【００２４】図１で、従来の図６と異なる点は、基板電
位を決定するバックゲートＢＧ用のＰ+高濃度拡散領域
が、ソースＳの外側に、かつ外部出力用端子であるパッ
ドｐａｄが設けられた側を除いて、コの字状に設けられ
ていること、及びそのＰ+高濃度拡散領域へのコンタク
トポイントｃｐが、外部出力用端子であるパッドｐａｄ
の反対側のみに形成されていることである。この状態
が、図１（ａ）に示されており、またバックゲートＢＧ
の構成を模式的に示すために、同図（ｂ）に接続線を破
線で示している。
位を決定するバックゲートＢＧ用のＰ+高濃度拡散領域
が、ソースＳの外側に、かつ外部出力用端子であるパッ
ドｐａｄが設けられた側を除いて、コの字状に設けられ
ていること、及びそのＰ+高濃度拡散領域へのコンタク
トポイントｃｐが、外部出力用端子であるパッドｐａｄ
の反対側のみに形成されていることである。この状態
が、図１（ａ）に示されており、またバックゲートＢＧ
の構成を模式的に示すために、同図（ｂ）に接続線を破
線で示している。
【００２５】このＭＯＳトランジスタにおいても同図
（ｂ）のように、図６（ｂ）と同様に、Ｎ型のドレイン
ＤとＰウエル領域ＰｗｅｌｌとＮ型のソースＳはＮＰＮ
接合となっており、寄生ＢｉトランジスタＴｒ１，Ｔｒ
２が形成され、また、Ｂｉトランジスタのベース・エミ
ッタ間に抵抗Ｒ１，Ｒ２が形成される。
（ｂ）のように、図６（ｂ）と同様に、Ｎ型のドレイン
ＤとＰウエル領域ＰｗｅｌｌとＮ型のソースＳはＮＰＮ
接合となっており、寄生ＢｉトランジスタＴｒ１，Ｔｒ
２が形成され、また、Ｂｉトランジスタのベース・エミ
ッタ間に抵抗Ｒ１，Ｒ２が形成される。
【００２６】さて、図１のＭＯＳトランジスタでは、オ
ープンコレクタ端子であるパッドｐａｄに外部から正の
パルス状の静電気サージＥＳが印加されると、そのサー
ジ電圧はドレインＤとゲートＧ間及びドレインＤとソー
スＳ間に印加される。同時に、この静電サージＥＳによ
りドレインＤとＰウエル領域ＰｗｅｌｌのＰＮ接合部に
リーク電流が生じ、このリーク電流は、寄生トランジス
タＴｒ１，Ｔｒ２のベースからエミッタ（すなわちソー
スＳ）へと、同じくベースから抵抗Ｒ１，Ｒ２を介して
グランドＧｎｄ（すなわちバックゲートＢＧ）へと分流
する。
ープンコレクタ端子であるパッドｐａｄに外部から正の
パルス状の静電気サージＥＳが印加されると、そのサー
ジ電圧はドレインＤとゲートＧ間及びドレインＤとソー
スＳ間に印加される。同時に、この静電サージＥＳによ
りドレインＤとＰウエル領域ＰｗｅｌｌのＰＮ接合部に
リーク電流が生じ、このリーク電流は、寄生トランジス
タＴｒ１，Ｔｒ２のベースからエミッタ（すなわちソー
スＳ）へと、同じくベースから抵抗Ｒ１，Ｒ２を介して
グランドＧｎｄ（すなわちバックゲートＢＧ）へと分流
する。
【００２７】図１（ａ）を参照して、パッドｐａｄ側に
はＰ+高濃度領域が設けられていなから、パッドｐａｄ
側にはバックゲートへの電流は流れないこと、左右両側
のＰ +高濃度領域にはアルミ配線及びコンタクトポイン
トｃｐが設けられていないから、この部分を通じてバッ
クゲートＢＧに流れる電流は小さいこと、から、バック
ゲートＢＧへの電流は殆どパッドｐａｄと反対側のアル
ミ配線及びコンタクトポイントｃｐの形成された一部分
を通じてしか流れないことになり、寄生トランジスタＴ
ｒ１，Ｔｒ２のベースからバックゲートＢＧへの抵抗Ｒ
１，Ｒ２は従来に比べて大きくなる。したがって、リー
ク電流のうち、寄生トランジスタＴｒ１，Ｔｒ２のベー
スからエミッタ（すなわちソースＳ）へ分流する電流が
大きくなり、寄生ＢｉトランジスタＴｒ１、Ｔｒ２は導
通し易くなる。
はＰ+高濃度領域が設けられていなから、パッドｐａｄ
側にはバックゲートへの電流は流れないこと、左右両側
のＰ +高濃度領域にはアルミ配線及びコンタクトポイン
トｃｐが設けられていないから、この部分を通じてバッ
クゲートＢＧに流れる電流は小さいこと、から、バック
ゲートＢＧへの電流は殆どパッドｐａｄと反対側のアル
ミ配線及びコンタクトポイントｃｐの形成された一部分
を通じてしか流れないことになり、寄生トランジスタＴ
ｒ１，Ｔｒ２のベースからバックゲートＢＧへの抵抗Ｒ
１，Ｒ２は従来に比べて大きくなる。したがって、リー
ク電流のうち、寄生トランジスタＴｒ１，Ｔｒ２のベー
スからエミッタ（すなわちソースＳ）へ分流する電流が
大きくなり、寄生ＢｉトランジスタＴｒ１、Ｔｒ２は導
通し易くなる。
【００２８】また、バックゲートＢＧ用のＰ＋高濃度拡
散領域に設けられる金属配線及びコンタクトポイントｃ
ｐは、ドレイン出力端子すなわちパッドｐａｄが設けら
れた位置とは反対側に形成されている。パッドｐａｄか
ら進行してくる静電サージＥＳに対して、例え、高濃度
拡散領域及びその上に形成された金属配線が従来のもの
と同面積であったとして、静電サージの進行に伴う過度
現象により、寄生トランジスタＴｒ１，Ｔｒ２のベース
とバックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が実質的に
大きくなる。
散領域に設けられる金属配線及びコンタクトポイントｃ
ｐは、ドレイン出力端子すなわちパッドｐａｄが設けら
れた位置とは反対側に形成されている。パッドｐａｄか
ら進行してくる静電サージＥＳに対して、例え、高濃度
拡散領域及びその上に形成された金属配線が従来のもの
と同面積であったとして、静電サージの進行に伴う過度
現象により、寄生トランジスタＴｒ１，Ｔｒ２のベース
とバックゲートＢＧとの間の抵抗Ｒ１，Ｒ２が実質的に
大きくなる。
【００２９】このように、第１の実施の形態において
は、静電サージＥＳに対して寄生トランジスタＴｒ１，
Ｔｒ２がさらに導通し易くなり、ＥＳＤ耐量が向上す
る。
は、静電サージＥＳに対して寄生トランジスタＴｒ１，
Ｔｒ２がさらに導通し易くなり、ＥＳＤ耐量が向上す
る。
【００３０】図２は、本発明の第２の実施の形態にかか
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
【００３１】図２において、図１の第１の実施の形態と
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、かつ外部出
力用端子であるパッドｐａｄが設けられた側の反対側の
みに形成され、その上にアルミ配線及びコンタクトポイ
ントｃｐが形成されていることである。
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、かつ外部出
力用端子であるパッドｐａｄが設けられた側の反対側の
みに形成され、その上にアルミ配線及びコンタクトポイ
ントｃｐが形成されていることである。
【００３２】この図２の第２の実施の形態では、バック
ゲートＢＧ用のＰ+高濃度拡散領域をソース領域に対し
て一部分のみ、すなわちソースＳの外側でかつ外部出力
用端子であるパッドｐａｄが設けられた側の反対側のみ
に設け、その高濃度拡散領域に金属配線を形成してい
る。その断面の模式図は、図１（ｂ）と同様であるが、
寄生トランジスタＴｒ１，Ｔｒ２のベースとバックゲー
トＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくなる。し
たがって、静電サージＥＳに対して寄生トランジスタＴ
ｒ１，Ｔｒ２がより導通し易くなり、ＥＳＤ耐量が向上
する。また、ソースＳの外側に設けるバックゲート用の
Ｐ+高濃度拡散領域を一部分のみに設けているので、Ｍ
ＯＳトランジスタの面積をさらに小さくすることができ
る。
ゲートＢＧ用のＰ+高濃度拡散領域をソース領域に対し
て一部分のみ、すなわちソースＳの外側でかつ外部出力
用端子であるパッドｐａｄが設けられた側の反対側のみ
に設け、その高濃度拡散領域に金属配線を形成してい
る。その断面の模式図は、図１（ｂ）と同様であるが、
寄生トランジスタＴｒ１，Ｔｒ２のベースとバックゲー
トＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくなる。し
たがって、静電サージＥＳに対して寄生トランジスタＴ
ｒ１，Ｔｒ２がより導通し易くなり、ＥＳＤ耐量が向上
する。また、ソースＳの外側に設けるバックゲート用の
Ｐ+高濃度拡散領域を一部分のみに設けているので、Ｍ
ＯＳトランジスタの面積をさらに小さくすることができ
る。
【００３３】図３は、本発明の第３の実施の形態にかか
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
【００３４】図３において、図１の第１の実施の形態と
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、ソースＳか
ら所定の距離ｄ２だけ離間させて形成し、バックゲート
ＢＧとしている点である。その他の点は、図１の第１の
実施の形態と同様である。
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、ソースＳか
ら所定の距離ｄ２だけ離間させて形成し、バックゲート
ＢＧとしている点である。その他の点は、図１の第１の
実施の形態と同様である。
【００３５】この図３の第３の実施の形態では、図１の
第１の実施の形態において、ソースＳとＰ+高濃度拡散
領域との間に、所定の間隔ｄ２を設けるから、その間隔
ｄ２に応じてＭＯＳトランジスタの寸法は若干大きくな
るが、寄生トランジスタＴｒ１，Ｔｒ２のベースとバッ
クゲートＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくな
り、ＥＳＤ耐量が向上する。
第１の実施の形態において、ソースＳとＰ+高濃度拡散
領域との間に、所定の間隔ｄ２を設けるから、その間隔
ｄ２に応じてＭＯＳトランジスタの寸法は若干大きくな
るが、寄生トランジスタＴｒ１，Ｔｒ２のベースとバッ
クゲートＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくな
り、ＥＳＤ耐量が向上する。
【００３６】図４は、本発明の第４の実施の形態にかか
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
る。
【００３７】図４において、図２の第２の実施の形態と
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、ソースＳか
ら所定の距離ｄ２だけ離間させて形成し、バックゲート
ＢＧとしている点である。その他の点は、図２の第２の
実施の形態と同様である。
異なる点は、基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域が、ソースＳの外側で、ソースＳか
ら所定の距離ｄ２だけ離間させて形成し、バックゲート
ＢＧとしている点である。その他の点は、図２の第２の
実施の形態と同様である。
【００３８】この図４の第４の実施の形態では、図２の
第２の実施の形態において、ソースＳとＰ+高濃度拡散
領域との間に、所定の間隔ｄ２を設けるから、その間隔
ｄ２に応じてＭＯＳトランジスタの寸法は若干大きくな
るが、寄生トランジスタＴｒ１，Ｔｒ２のベースとバッ
クゲートＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくな
り、ＥＳＤ耐量が向上する。
第２の実施の形態において、ソースＳとＰ+高濃度拡散
領域との間に、所定の間隔ｄ２を設けるから、その間隔
ｄ２に応じてＭＯＳトランジスタの寸法は若干大きくな
るが、寄生トランジスタＴｒ１，Ｔｒ２のベースとバッ
クゲートＢＧとの間の抵抗Ｒ１，Ｒ２がさらに大きくな
り、ＥＳＤ耐量が向上する。
【００３９】図５は、本発明の第５の実施の形態にかか
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
り、同図（ａ）はその平面図を、同図（ｂ）はそのａ−
ａ線に沿った断面図を、同図（ｃ）はそのｂ−ｂ線に沿
った断面図を、それぞれ模式的に示す図である。
る半導体集積回路装置に含まれる、オープンドレイン出
力端子を有するＭＯＳトランジスタの構成を示す図であ
り、同図（ａ）はその平面図を、同図（ｂ）はそのａ−
ａ線に沿った断面図を、同図（ｃ）はそのｂ−ｂ線に沿
った断面図を、それぞれ模式的に示す図である。
【００４０】図５において、Ｎ型基板Ｎｓｕｂ中のＰウ
エル領域Ｐｗｅｌｌに形成された、オープンドレイン出
力端子を有するＭＯＳトランジスタが示されている。こ
の図５では、ドレインＤが２本並列に設けられた構成と
なっており、同図（ｂ）の断面図をみると、ソースＳ−
ゲートＧ−ドレインＤ−ゲートＧ−ソースＳ−ゲートＧ
−ドレインＤ−ゲートＧ−ソースＳの順に形成され、さ
らに両サイドのソースＳの外側に、Ｐ+高濃度領域が形
成されている。
エル領域Ｐｗｅｌｌに形成された、オープンドレイン出
力端子を有するＭＯＳトランジスタが示されている。こ
の図５では、ドレインＤが２本並列に設けられた構成と
なっており、同図（ｂ）の断面図をみると、ソースＳ−
ゲートＧ−ドレインＤ−ゲートＧ−ソースＳ−ゲートＧ
−ドレインＤ−ゲートＧ−ソースＳの順に形成され、さ
らに両サイドのソースＳの外側に、Ｐ+高濃度領域が形
成されている。
【００４１】基板電位を決定するバックゲートＢＧ用の
Ｐ+高濃度拡散領域は、両サイドのソースＳの外側に、
かつ外部出力用端子であるパッドｐａｄが設けられた側
を除いて、コの字状に設けられており、またそのＰ+高
濃度拡散領域へのアルミ配線が外部出力用端子であるパ
ッドｐａｄの反対側のみで形成されている。
Ｐ+高濃度拡散領域は、両サイドのソースＳの外側に、
かつ外部出力用端子であるパッドｐａｄが設けられた側
を除いて、コの字状に設けられており、またそのＰ+高
濃度拡散領域へのアルミ配線が外部出力用端子であるパ
ッドｐａｄの反対側のみで形成されている。
【００４２】図５（ｃ）の断面図をみると、１１はパッ
ドｐａｄのアルミ配線であり、１２はソースＳのアルミ
配線である。１４は層間絶縁膜であり、１５は保護膜
（パッシベーション膜）であり、１３、１６は素子分離
用のＬＯＣＯＳである。
ドｐａｄのアルミ配線であり、１２はソースＳのアルミ
配線である。１４は層間絶縁膜であり、１５は保護膜
（パッシベーション膜）であり、１３、１６は素子分離
用のＬＯＣＯＳである。
【００４３】この図５の第５の実施例は、ドレインＤが
２本になり、ソースＳやゲートＧがそれに対応して増加
しているが、ＭＯＳトランジスタとしての基本的な動作
は、図１の第１の実施の形態と同様であり、同様の効果
を奏する。
２本になり、ソースＳやゲートＧがそれに対応して増加
しているが、ＭＯＳトランジスタとしての基本的な動作
は、図１の第１の実施の形態と同様であり、同様の効果
を奏する。
【００４４】また、ドレインＤが２本以上の複数本の場
合にも、図１の第１の実施の形態〜図４の第４の実施の
形態に対して同様に、適用することができる。
合にも、図１の第１の実施の形態〜図４の第４の実施の
形態に対して同様に、適用することができる。
【００４５】なお、以上の各実施の形態においては、Ｎ
チャンネル型のＭＯＳトランジスタとして説明したが、
Ｐチャンネル型のＭＯＳトランジスタの場合にも、全く
同様に適用することができる。また、Ｐ型基板Ｐｓｕｂ
上に形成されたＮＭＯＳの場合にも、全く同様に適用す
ることができる。
チャンネル型のＭＯＳトランジスタとして説明したが、
Ｐチャンネル型のＭＯＳトランジスタの場合にも、全く
同様に適用することができる。また、Ｐ型基板Ｐｓｕｂ
上に形成されたＮＭＯＳの場合にも、全く同様に適用す
ることができる。
【００４６】
【発明の効果】請求項１記載の半導体集積回路装置によ
れば、バックゲート用に形成された高濃度拡散領域の一
部分のみに、アルミなどの金属配線との接合部が形成さ
れるから、寄生トランジスタのベースとバックゲートと
の間の抵抗が大きくなる。したがって、サージに対して
寄生トランジスタが導通し易くなり、ＥＳＤ耐量が向上
する。また、ソースとバックゲート間に従来のような広
い間隔を設けないので、ＭＯＳトランジスタの面積を小
さくすることができる。
れば、バックゲート用に形成された高濃度拡散領域の一
部分のみに、アルミなどの金属配線との接合部が形成さ
れるから、寄生トランジスタのベースとバックゲートと
の間の抵抗が大きくなる。したがって、サージに対して
寄生トランジスタが導通し易くなり、ＥＳＤ耐量が向上
する。また、ソースとバックゲート間に従来のような広
い間隔を設けないので、ＭＯＳトランジスタの面積を小
さくすることができる。
【００４７】請求項２記載の半導体集積回路装置によれ
ば、バックゲート用の高濃度拡散領域をソース領域に対
して一部分のみに設け、その高濃度拡散領域に金属配線
との接合部を形成するから、寄生トランジスタのベース
とバックゲートとの間の抵抗がさらに大きくなる。した
がって、サージに対して寄生トランジスタがより導通し
易くなり、ＥＳＤ耐量が向上する。また、ソースの外側
に設けるバックゲート用の高濃度拡散領域を一部分のみ
に設けているので、ＭＯＳトランジスタの面積をさらに
小さくすることができる。
ば、バックゲート用の高濃度拡散領域をソース領域に対
して一部分のみに設け、その高濃度拡散領域に金属配線
との接合部を形成するから、寄生トランジスタのベース
とバックゲートとの間の抵抗がさらに大きくなる。した
がって、サージに対して寄生トランジスタがより導通し
易くなり、ＥＳＤ耐量が向上する。また、ソースの外側
に設けるバックゲート用の高濃度拡散領域を一部分のみ
に設けているので、ＭＯＳトランジスタの面積をさらに
小さくすることができる。
【００４８】請求項３記載の半導体集積回路装置によれ
ば、バックゲート用の高濃度拡散領域に設けられる金属
配線は、ドレイン出力端子が設けられた位置とは反対側
に形成されているから、高濃度拡散領域及びその上に形
成された金属配線が同面積であっても、ドレイン出力端
子から進行してくる静電サージに対して、寄生トランジ
スタのベースとバックゲートとの間の抵抗が実質的に大
きくなる。したがって、サージに対して寄生トランジス
タがさらに導通し易くなり、ＥＳＤ耐量が向上する。
ば、バックゲート用の高濃度拡散領域に設けられる金属
配線は、ドレイン出力端子が設けられた位置とは反対側
に形成されているから、高濃度拡散領域及びその上に形
成された金属配線が同面積であっても、ドレイン出力端
子から進行してくる静電サージに対して、寄生トランジ
スタのベースとバックゲートとの間の抵抗が実質的に大
きくなる。したがって、サージに対して寄生トランジス
タがさらに導通し易くなり、ＥＳＤ耐量が向上する。
【００４９】請求項４記載の半導体集積回路装置によれ
ば、ソースと高濃度拡散領域との間に、所定の間隔を設
けるから、その間隔に応じてＭＯＳトランジスタの寸法
は若干大きくなるが、寄生トランジスタのベースとバッ
クゲートとの間の抵抗がさらに大きくなり、ＥＳＤ耐量
が向上する。
ば、ソースと高濃度拡散領域との間に、所定の間隔を設
けるから、その間隔に応じてＭＯＳトランジスタの寸法
は若干大きくなるが、寄生トランジスタのベースとバッ
クゲートとの間の抵抗がさらに大きくなり、ＥＳＤ耐量
が向上する。
【図１】第１の実施の形態にかかるドレイン出力端子を
有するＭＯＳトランジスタの構成図。
有するＭＯＳトランジスタの構成図。
【図２】第２の実施の形態にかかるドレイン出力端子を
有するＭＯＳトランジスタの構成図。
有するＭＯＳトランジスタの構成図。
【図３】第３の実施の形態にかかるドレイン出力端子を
有するＭＯＳトランジスタの構成図。
有するＭＯＳトランジスタの構成図。
【図４】第４の実施の形態にかかるドレイン出力端子を
有するＭＯＳトランジスタの構成図。
有するＭＯＳトランジスタの構成図。
【図５】第５の実施の形態にかかるドレイン出力端子を
有するＭＯＳトランジスタの構成図。
有するＭＯＳトランジスタの構成図。
【図６】従来のドレイン出力端子を有するＭＯＳトラン
ジスタの構成図。
ジスタの構成図。
【図７】他の従来のドレイン出力端子を有するＭＯＳト
ランジスタの構成図。
ランジスタの構成図。
Ｓ ソース
Ｇ ゲート
Ｄ ドレイン
ＢＧ バックゲート
ｃｐ コンタクトポイント
ｐａｄ パッド（ドレイン出力端子）
Ｎｓｕｂ Ｎ型基板
Ｐｗｅｌｌ Ｐ型ウエル
ＥＳ 静電気サージ
Ｔｒ１，Ｔｒ２ 寄生バイポーラトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F140 AA00 AA38 AB07 AB10 BF54
BH04 BH43 BJ25 CA10 CB01
CB08 DA01 DA08
Claims (4)
- 【請求項１】 半導体基板あるいはその基板中のウエル
に、ドレイン、ゲート、ソース及び高濃度拡散領域のバ
ックゲートが、この順序で形成され、ドレイン出力端子
を有する絶縁ゲート電界効果型トランジスタを含む半導
体集積回路装置において、 バックゲート用に形成された前記高濃度拡散領域の一部
分のみに、金属配線との接続部を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項２】 半導体基板あるいはその基板中のウエル
に、ドレイン、ゲート、ソース及び高濃度拡散領域のバ
ックゲートが、この順序で形成され、ドレイン出力端子
を有する絶縁ゲート電界効果型トランジスタを含む半導
体集積回路装置において、 バックゲート用の前記高濃度拡散領域をソース領域に対
して一部分のみに設け、その高濃度拡散領域に金属配線
との接続部を形成したことを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１、２記載の半導体集積回路装置
において、前記高濃度拡散領域に設けられる金属配線
は、前記ドレイン出力端子が設けられた位置とは反対側
に設けられていることを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１〜３記載の半導体集積回路装置
において、前記ソースと前記高濃度拡散領域との間に、
所定の間隔を設けたことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001379579A JP2003179226A (ja) | 2001-12-13 | 2001-12-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001379579A JP2003179226A (ja) | 2001-12-13 | 2001-12-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003179226A true JP2003179226A (ja) | 2003-06-27 |
Family
ID=19186890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001379579A Pending JP2003179226A (ja) | 2001-12-13 | 2001-12-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003179226A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237518A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Ltd | 半導体装置 |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2013008715A (ja) * | 2011-06-22 | 2013-01-10 | Semiconductor Components Industries Llc | 半導体装置 |
| WO2023063291A1 (ja) * | 2021-10-15 | 2023-04-20 | ローム株式会社 | 出力ドライバ |
-
2001
- 2001-12-13 JP JP2001379579A patent/JP2003179226A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237518A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Ltd | 半導体装置 |
| JP4533776B2 (ja) * | 2005-02-28 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2007035919A (ja) * | 2005-07-27 | 2007-02-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓトランジスタ、ｍｏｓトランジスタの制御方法、およびトランスインピーダンスアンプ |
| JP2007287985A (ja) * | 2006-04-18 | 2007-11-01 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2013008715A (ja) * | 2011-06-22 | 2013-01-10 | Semiconductor Components Industries Llc | 半導体装置 |
| WO2023063291A1 (ja) * | 2021-10-15 | 2023-04-20 | ローム株式会社 | 出力ドライバ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4728833B2 (ja) | 半導体装置 | |
| JP3400215B2 (ja) | 半導体装置 | |
| JP2959528B2 (ja) | 保護回路 | |
| US7951681B2 (en) | Substrate-triggered bipolar junction transistor and ESD protection circuit | |
| JPH0575118A (ja) | 半導体集積回路装置 | |
| US6670678B2 (en) | Semiconductor device having ESD protective transistor | |
| JP2005045016A (ja) | 半導体集積回路 | |
| JP5079974B2 (ja) | 半導体装置 | |
| US7196378B2 (en) | Electrostatic-protection dummy transistor structure | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JP2001035935A (ja) | 半導体装置 | |
| JP2003179226A (ja) | 半導体集積回路装置 | |
| US6894320B2 (en) | Input protection circuit | |
| KR100435807B1 (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| JP3389782B2 (ja) | 半導体装置 | |
| JP2737629B2 (ja) | Ｃｍｏｓ構成の出力回路を有する半導体装置 | |
| JP3544499B2 (ja) | 半導体集積回路装置 | |
| JP2555890B2 (ja) | 半導体集積回路の入力保護装置 | |
| JPH1012746A (ja) | 半導体装置 | |
| JPH05267586A (ja) | 出力保護回路 | |
| US5432369A (en) | Input/output protection circuit | |
| JPH05235344A (ja) | 半導体集積回路装置 | |
| JP3036905B2 (ja) | 相補型ｍｉｓ半導体装置 | |
| JP2546179B2 (ja) | 半導体装置 | |
| JP2002093999A (ja) | Ｓｏｉ集積回路用ｅｓｄ保護素子 |