JPH1012746A - 半導体装置 - Google Patents
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- JPH1012746A JPH1012746A JP8164425A JP16442596A JPH1012746A JP H1012746 A JPH1012746 A JP H1012746A JP 8164425 A JP8164425 A JP 8164425A JP 16442596 A JP16442596 A JP 16442596A JP H1012746 A JPH1012746 A JP H1012746A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
(57)【要約】
【課題】 静電気パルスによる熱破壊が防止され且つ集
積度の高い半導体装置を提供する。 【解決手段】 一導電型半導体基板上にゲート電極を有
し、該ゲート電極の両側の前記半導体基板表面に該半導
体基板と反対導電型のソース・ドレイン不純物拡散層を
有し、これらソース・ドレイン不純物拡散層の少なくと
も一方の電極取出部が、ソース・ドレイン不純物拡散層
と同一導電型で低濃度の不純物拡散層を介して設けられ
ている半導体装置。
積度の高い半導体装置を提供する。 【解決手段】 一導電型半導体基板上にゲート電極を有
し、該ゲート電極の両側の前記半導体基板表面に該半導
体基板と反対導電型のソース・ドレイン不純物拡散層を
有し、これらソース・ドレイン不純物拡散層の少なくと
も一方の電極取出部が、ソース・ドレイン不純物拡散層
と同一導電型で低濃度の不純物拡散層を介して設けられ
ている半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電破壊耐性を改善したＭＯＳトランジスタ及び該
トランジスタを含む半導体装置に関する。
特に静電破壊耐性を改善したＭＯＳトランジスタ及び該
トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路装置の製造における近年
の微細加工技術の進歩はめざましい。特にＭＯＳトラン
ジスタの微細化技術の進歩は顕著であり、現在の先端技
術ではチャネル長０．５μｍ以下のいわゆるディープサ
ブミクロン時代に突人している。
の微細加工技術の進歩はめざましい。特にＭＯＳトラン
ジスタの微細化技術の進歩は顕著であり、現在の先端技
術ではチャネル長０．５μｍ以下のいわゆるディープサ
ブミクロン時代に突人している。
【０００３】サブミクロン以下の微細ＭＯＳトランジス
タを含む半導体集積回路装置では、微細化に伴う寄生抵
抗の低減のために、ソース・ドレインを形成する不純物
拡散層の表面に、高融点金属シリサイド層を形成する技
術が主流となっている。高融点金属シリサイド層を形成
することで、ソ−ス・ドレインのシート抵抗を１００Ω
／□程度から１０Ω／□程度以下まで低減することがで
きる。寄生抵抗を低減することでＭＯＳトランジスタの
スイッチングスピードを向上させることができるため、
積極的に高融点金属シリサイド層が活用されているのが
現状である。
タを含む半導体集積回路装置では、微細化に伴う寄生抵
抗の低減のために、ソース・ドレインを形成する不純物
拡散層の表面に、高融点金属シリサイド層を形成する技
術が主流となっている。高融点金属シリサイド層を形成
することで、ソ−ス・ドレインのシート抵抗を１００Ω
／□程度から１０Ω／□程度以下まで低減することがで
きる。寄生抵抗を低減することでＭＯＳトランジスタの
スイッチングスピードを向上させることができるため、
積極的に高融点金属シリサイド層が活用されているのが
現状である。
【０００４】しかしながら、ソ−ス・ドレインの寄生抵
抗を低減させることは、半導体集積回路装置の入出力部
に配置され外部からの静電気破壊保護に使用されるＭＯ
Ｓトランジスタにおいては、かえってその耐性（静電気
破壊耐性）を低下させるという弊害をもたらす。この耐
性が低下する原因は、寄生抵抗が減少することで、静電
気パルスが加わった場合の放電電流が抑制されることな
く大きな値となってＭＯＳトランジスタ部を流れ、熱破
壊が生じてしまうことにある。
抗を低減させることは、半導体集積回路装置の入出力部
に配置され外部からの静電気破壊保護に使用されるＭＯ
Ｓトランジスタにおいては、かえってその耐性（静電気
破壊耐性）を低下させるという弊害をもたらす。この耐
性が低下する原因は、寄生抵抗が減少することで、静電
気パルスが加わった場合の放電電流が抑制されることな
く大きな値となってＭＯＳトランジスタ部を流れ、熱破
壊が生じてしまうことにある。
【０００５】以下、この熱破壊が生じる原因および従来
技術による解決手段について図面を用いて説明する。図
３はＮチャネルＭＯＳトランジスタを静電気保護用に入
力部に用いた場合の回路図、図４（ａ）は従来技術によ
る解決手段を示したＮチャネルＭＯＳトランジスタのレ
イアウト平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線断
面図である。なお、図４（ａ）は基板等を省略してい
る。
技術による解決手段について図面を用いて説明する。図
３はＮチャネルＭＯＳトランジスタを静電気保護用に入
力部に用いた場合の回路図、図４（ａ）は従来技術によ
る解決手段を示したＮチャネルＭＯＳトランジスタのレ
イアウト平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線断
面図である。なお、図４（ａ）は基板等を省略してい
る。
【０００６】まず、静電気パルスにより熱破壊が生じる
原因について図３及び図４を用いて説明する。図３にお
いてＮチャネルＭＯＳトランジスタ（２３）のゲート電
極・ソース電極・基板電極は接地端子（２４）に接続さ
れ、ドレイン電極は入力端子（２１）に接続されてい
る。ＮＰＮ寄生バイポーラトランジスタ（２５）は、Ｎ
チャネルＭＯＳトランジスタ（２３）のソース電極・ド
レイン電極を形成するＮ型不純物拡散層とＰ型基板電極
により寄生的に構成されるラテラルＮＰＮバイポーラト
ランジスタである。
原因について図３及び図４を用いて説明する。図３にお
いてＮチャネルＭＯＳトランジスタ（２３）のゲート電
極・ソース電極・基板電極は接地端子（２４）に接続さ
れ、ドレイン電極は入力端子（２１）に接続されてい
る。ＮＰＮ寄生バイポーラトランジスタ（２５）は、Ｎ
チャネルＭＯＳトランジスタ（２３）のソース電極・ド
レイン電極を形成するＮ型不純物拡散層とＰ型基板電極
により寄生的に構成されるラテラルＮＰＮバイポーラト
ランジスタである。
【０００７】通常の使用状態では、ＮチャネルＭＯＳト
ランジスタ（２３）はオフ状態であり、入力瑞子（２
１）に入力された信号はそのまま出力端子（２２）へ伝
搬され更にその先の内部回路へ伝搬される。入力端子
（２１）に、接地端子（２４）に対して負極性の静電気
パルスが印加された場合は、ＮチャネルＭＯＳトランジ
スタ（２３）のＮ型ドレイン電極とＰ型基板電極間で形
成されるＰＮ接合ダイオードが順バイアスされて放電
し、これにより内部回路が保護される。その際、放電が
起こるＰＮ接合ダイオードには順方向電流が流れるだけ
なので電位差が少なく発熱量も少ないため、熱破壊によ
る静電気耐性の低下が問題になることは少ない。一方、
接地端子（２４）に対して正極の静電気パルスが加わっ
た場合は、まずＮチャネルＭＯＳトランジスタ（２３）
のＮ型ドレイン電極（コレクタ）とＰ型基板電極（ベー
ス）間で形成されるＰＮ接合ダイオードが逆バイアスさ
れブレークダウンが生じる。このブレークダウン電流が
流れると、Ｐ型シリコン基板の寄生抵抗のためにＰ型基
板電極（ベース）と接地端子（エミッタ）間ＰＮ接合が
順バイアスされＮＰＮ寄生バイポーラトランジスタ（２
５）がターンオンする。ＮＰＮ寄生バイポーラトランジ
スタがタ−ンオンすることで入力端子（２１）に印加さ
れた静電気パルスが接地端子（２４）へ放電され、内部
回路が保護されている。
ランジスタ（２３）はオフ状態であり、入力瑞子（２
１）に入力された信号はそのまま出力端子（２２）へ伝
搬され更にその先の内部回路へ伝搬される。入力端子
（２１）に、接地端子（２４）に対して負極性の静電気
パルスが印加された場合は、ＮチャネルＭＯＳトランジ
スタ（２３）のＮ型ドレイン電極とＰ型基板電極間で形
成されるＰＮ接合ダイオードが順バイアスされて放電
し、これにより内部回路が保護される。その際、放電が
起こるＰＮ接合ダイオードには順方向電流が流れるだけ
なので電位差が少なく発熱量も少ないため、熱破壊によ
る静電気耐性の低下が問題になることは少ない。一方、
接地端子（２４）に対して正極の静電気パルスが加わっ
た場合は、まずＮチャネルＭＯＳトランジスタ（２３）
のＮ型ドレイン電極（コレクタ）とＰ型基板電極（ベー
ス）間で形成されるＰＮ接合ダイオードが逆バイアスさ
れブレークダウンが生じる。このブレークダウン電流が
流れると、Ｐ型シリコン基板の寄生抵抗のためにＰ型基
板電極（ベース）と接地端子（エミッタ）間ＰＮ接合が
順バイアスされＮＰＮ寄生バイポーラトランジスタ（２
５）がターンオンする。ＮＰＮ寄生バイポーラトランジ
スタがタ−ンオンすることで入力端子（２１）に印加さ
れた静電気パルスが接地端子（２４）へ放電され、内部
回路が保護されている。
【０００８】ここで問題となるのはＮＰＮ寄生バイポー
ラトランジスタの動作である。一般にオン状態のバイポ
ーラトランジスタは、温度上昇とともにコレクタ電流が
増加するという特性を持っており、放電電流が大きくな
ると温度上昇が起こり更に電流が流れ易くなる。つまり
正帰還がかかったことになり、結果的に熱暴走し熱破壊
に至る。このような寄生バイポーラトランジスタの熱暴
走による熱破壊は、高融点金属シリサイド層を使用せず
寄生抵抗が比較的大きかったチャネル長１μｍ以上の時
代では、ＮＰＮ寄生バイポーラトランジスタのコレクタ
電流が寄生抵抗で抑制されていたために表面化してこな
かった問題である。
ラトランジスタの動作である。一般にオン状態のバイポ
ーラトランジスタは、温度上昇とともにコレクタ電流が
増加するという特性を持っており、放電電流が大きくな
ると温度上昇が起こり更に電流が流れ易くなる。つまり
正帰還がかかったことになり、結果的に熱暴走し熱破壊
に至る。このような寄生バイポーラトランジスタの熱暴
走による熱破壊は、高融点金属シリサイド層を使用せず
寄生抵抗が比較的大きかったチャネル長１μｍ以上の時
代では、ＮＰＮ寄生バイポーラトランジスタのコレクタ
電流が寄生抵抗で抑制されていたために表面化してこな
かった問題である。
【０００９】このような問題を解決する手段として、従
来は、ソース・ドレイン部の抵抗シート数やレイアウト
パターンを工夫し寄生抵抗値を故意に増加させることで
静電気耐性を高めるという方法が考えられていた（例え
ば特開平６−８４９４１号公報）。
来は、ソース・ドレイン部の抵抗シート数やレイアウト
パターンを工夫し寄生抵抗値を故意に増加させることで
静電気耐性を高めるという方法が考えられていた（例え
ば特開平６−８４９４１号公報）。
【００１０】図４（ａ）は、その従来技術の一例を示す
ＮチャネルＭＯＳトランジスタのレイアウト平面図であ
り、図４（ｂ）は図４（ａ）のＢ−Ｂ線断面図である。
Ｐ型シリコン基板（８）上にゲート絶縁膜（１２）を介
してＮチャネルＭＯＳトランジスタゲート電極（５）が
形成され、その両側にはＰ型シリコン基板とは反対導電
型のＮ型ソース拡散層（２）及びＮ型ドレイン拡散層
（３）が配設されており、その表面には高融点金属シリ
サイド層（１１）がそれぞれ形成されている。ソース・
ドレイン電極は埋込コンタクト孔（６）及び金属配線
（７）を介して外部に接続される。他のＭＯＳトランジ
スタとの絶縁は素子分離用絶縁膜（９）により行われ、
金属配線間の絶縁は配線層間絶縁膜（１０）によって行
われている。静電気パルス印加時の熱破壊に対処するた
めに、図４（ａ）に示すようなクビレ領域（３１）が設
けられている。このクビレ領域による抵抗値の増大によ
って、ＮチャネルＭＯＳトランジスタ部への過大な放電
電流が抑制される。
ＮチャネルＭＯＳトランジスタのレイアウト平面図であ
り、図４（ｂ）は図４（ａ）のＢ−Ｂ線断面図である。
Ｐ型シリコン基板（８）上にゲート絶縁膜（１２）を介
してＮチャネルＭＯＳトランジスタゲート電極（５）が
形成され、その両側にはＰ型シリコン基板とは反対導電
型のＮ型ソース拡散層（２）及びＮ型ドレイン拡散層
（３）が配設されており、その表面には高融点金属シリ
サイド層（１１）がそれぞれ形成されている。ソース・
ドレイン電極は埋込コンタクト孔（６）及び金属配線
（７）を介して外部に接続される。他のＭＯＳトランジ
スタとの絶縁は素子分離用絶縁膜（９）により行われ、
金属配線間の絶縁は配線層間絶縁膜（１０）によって行
われている。静電気パルス印加時の熱破壊に対処するた
めに、図４（ａ）に示すようなクビレ領域（３１）が設
けられている。このクビレ領域による抵抗値の増大によ
って、ＮチャネルＭＯＳトランジスタ部への過大な放電
電流が抑制される。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
の技術では、静電気パルスによる熱破壊を防止するのに
必要なソース・ドレイン部の抵抗値を増大させるために
は、大きな面積を必要とし集積度が低下するという問題
があった。これは、ソース・ドレイン部のクビレ領域の
シート抵抗が低く、所望の抵抗値を得るにはクビレ領域
を長くしなけれぱならないためである。
の技術では、静電気パルスによる熱破壊を防止するのに
必要なソース・ドレイン部の抵抗値を増大させるために
は、大きな面積を必要とし集積度が低下するという問題
があった。これは、ソース・ドレイン部のクビレ領域の
シート抵抗が低く、所望の抵抗値を得るにはクビレ領域
を長くしなけれぱならないためである。
【００１２】そこで本発明の目的は、静電気パルスによ
る熱破壊が防止され（静電破壊耐性が改善され）且つ集
積度の高い半導体装置および該半導体装置を含む半導体
集積回路装置を提供することである。
る熱破壊が防止され（静電破壊耐性が改善され）且つ集
積度の高い半導体装置および該半導体装置を含む半導体
集積回路装置を提供することである。
【００１３】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【００１４】第１の発明は、一導電型半導体基板上にゲ
ート電極を有し、該ゲート電極の両側の前記半導体基板
表面に該半導体基板と反対導電型のソース・ドレイン不
純物拡散層を有し、これらソース・ドレイン不純物拡散
層の少なくとも一方の電極取出部が、ソース・ドレイン
不純物拡散層と同一導電型で低濃度の不純物拡散層を介
して設けられていることを特徴とする半導体装置に関す
る。
ート電極を有し、該ゲート電極の両側の前記半導体基板
表面に該半導体基板と反対導電型のソース・ドレイン不
純物拡散層を有し、これらソース・ドレイン不純物拡散
層の少なくとも一方の電極取出部が、ソース・ドレイン
不純物拡散層と同一導電型で低濃度の不純物拡散層を介
して設けられていることを特徴とする半導体装置に関す
る。
【００１５】第２の発明は、ソース・ドレイン不純物拡
散層の表面に高融点金属シリサイド層が形成されている
第１の発明の半導体装置に関する。
散層の表面に高融点金属シリサイド層が形成されている
第１の発明の半導体装置に関する。
【００１６】第３の発明は、第１又は第２の発明のＭＯ
Ｓ型半導体装置を有するＣＭＯＳ型半導体装置であっ
て、前記ＭＯＳ型半導体装置のソース・ドレイン不純物
拡散層とその電極取出部間に配設された低濃度の不純物
拡散層の不純物濃度および導電型が、前記ＭＯＳ型半導
体装置と反対導電型のＭＯＳ型半導体装置の基板電極用
不純物拡散層の不純物濃度および導電型とそれぞれ同一
であることを特徴とする半導体装置に関する。
Ｓ型半導体装置を有するＣＭＯＳ型半導体装置であっ
て、前記ＭＯＳ型半導体装置のソース・ドレイン不純物
拡散層とその電極取出部間に配設された低濃度の不純物
拡散層の不純物濃度および導電型が、前記ＭＯＳ型半導
体装置と反対導電型のＭＯＳ型半導体装置の基板電極用
不純物拡散層の不純物濃度および導電型とそれぞれ同一
であることを特徴とする半導体装置に関する。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。
を用いて説明する。
【００１８】実施形態１ 図１（ａ）は、本発明の半導体装置の一実施形態である
ＮチャネルＭＯＳトランジスタのレイアウト平面図であ
り、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図であ
る。なお、図１（ａ）は基板等を省略している。Ｐ型シ
リコン基板（８）上にゲート絶縁膜（１２）を介してＮ
チャネルＭＯＳトランジスタゲート電極（５）が形成さ
れ、その両側にはＰ型シリコン基板とは反対導電型のＮ
型ソース拡散層（２）及びＮ型ドレイン拡散層（３）が
配設されており、その表面には高融点金属シリサイド層
（１１）がそれぞれ形成されている。ソース・ドレイン
電極は埋込コンタクト孔（６）及び金属配線（７）を介
して外部に接続される。他のＭＯＳトランジスタとの絶
縁は素子分離用絶縁膜（９）により行われ、金属配線間
の絶縁は配線層間絶縁膜（１０）によって行われてい
る。静電気パルス印加時の熟破壊に対処するために、Ｎ
型低濃度不純物拡散層（１）が、素子分離用絶縁膜（９
ａ）を介して形成されているＮ型ドレイン拡散層（３）
とドレイン電極取出用Ｎ型拡散層（４）間に設けられて
いる。
ＮチャネルＭＯＳトランジスタのレイアウト平面図であ
り、図１（ｂ）は、図１（ａ）のＡ−Ａ線断面図であ
る。なお、図１（ａ）は基板等を省略している。Ｐ型シ
リコン基板（８）上にゲート絶縁膜（１２）を介してＮ
チャネルＭＯＳトランジスタゲート電極（５）が形成さ
れ、その両側にはＰ型シリコン基板とは反対導電型のＮ
型ソース拡散層（２）及びＮ型ドレイン拡散層（３）が
配設されており、その表面には高融点金属シリサイド層
（１１）がそれぞれ形成されている。ソース・ドレイン
電極は埋込コンタクト孔（６）及び金属配線（７）を介
して外部に接続される。他のＭＯＳトランジスタとの絶
縁は素子分離用絶縁膜（９）により行われ、金属配線間
の絶縁は配線層間絶縁膜（１０）によって行われてい
る。静電気パルス印加時の熟破壊に対処するために、Ｎ
型低濃度不純物拡散層（１）が、素子分離用絶縁膜（９
ａ）を介して形成されているＮ型ドレイン拡散層（３）
とドレイン電極取出用Ｎ型拡散層（４）間に設けられて
いる。
【００１９】次に、本実施形態の動作を、図１に示した
ＮチャネルＭＯＳトランジスタを図３に示す入力保護回
路に使用した場合について説明する。まず、接地端子
（２４）に対して負極の静電気パルスが入力端子（２
１）に印加されると、Ｐ型シリコン基板（８）、Ｎ型低
濃度不純物拡散層（１）及びＮ型ドレイン拡散層（３）
により構成されるＰＮ接合ダイオードが順バイアスされ
放電し内部回路が保護される。一方、接地端子に対して
正極の静電気パルスが入力端子に加わった場合は、まず
ＮチャネルＭＯＳトランジスタのＮ型ドレイン電極（コ
レクタ）とＰ型基板電極（ベース）間で形成されるＰＮ
接合ダイオードが逆バイアスされブレークダウンが生じ
る。このブレークダウン電流が流れると、Ｐ型シリコン
基板の寄生低抗のためにＰ型基板電極（ベース）と接地
端子（エミッタ）間ＰＮ接合が順バイアスされＮＰＮ寄
生バイポーラトランジスタ（２５）がターンオンする。
このＮＰＮ寄生バイポーラトランジスタがターンオンす
ることで入力端子に印加された静電気パルスが接地端子
に放電され内部回路が保護される。その際、静電気放電
電流は、図１（ｂ）に示されるようにＮ型低濃度不純物
拡散層（１）を介して流れるため寄生ＮＰＮバイポーラ
トランジスタの熱暴走を防止でき熱破壊が生じない。Ｎ
型低濃度不純物拡散層を設けることによりドレイン部の
抵抗値の増大を行っているため、非常に小さい面積で熱
破壊の防止ができる。ここではＮチャネルＭＯＳトラン
ジスタの例を説明したが導電型を全く反対にしたＰチャ
ネルＭＯＳトランジスタの場合でも同様の効果を発揮す
る。
ＮチャネルＭＯＳトランジスタを図３に示す入力保護回
路に使用した場合について説明する。まず、接地端子
（２４）に対して負極の静電気パルスが入力端子（２
１）に印加されると、Ｐ型シリコン基板（８）、Ｎ型低
濃度不純物拡散層（１）及びＮ型ドレイン拡散層（３）
により構成されるＰＮ接合ダイオードが順バイアスされ
放電し内部回路が保護される。一方、接地端子に対して
正極の静電気パルスが入力端子に加わった場合は、まず
ＮチャネルＭＯＳトランジスタのＮ型ドレイン電極（コ
レクタ）とＰ型基板電極（ベース）間で形成されるＰＮ
接合ダイオードが逆バイアスされブレークダウンが生じ
る。このブレークダウン電流が流れると、Ｐ型シリコン
基板の寄生低抗のためにＰ型基板電極（ベース）と接地
端子（エミッタ）間ＰＮ接合が順バイアスされＮＰＮ寄
生バイポーラトランジスタ（２５）がターンオンする。
このＮＰＮ寄生バイポーラトランジスタがターンオンす
ることで入力端子に印加された静電気パルスが接地端子
に放電され内部回路が保護される。その際、静電気放電
電流は、図１（ｂ）に示されるようにＮ型低濃度不純物
拡散層（１）を介して流れるため寄生ＮＰＮバイポーラ
トランジスタの熱暴走を防止でき熱破壊が生じない。Ｎ
型低濃度不純物拡散層を設けることによりドレイン部の
抵抗値の増大を行っているため、非常に小さい面積で熱
破壊の防止ができる。ここではＮチャネルＭＯＳトラン
ジスタの例を説明したが導電型を全く反対にしたＰチャ
ネルＭＯＳトランジスタの場合でも同様の効果を発揮す
る。
【００２０】実施形態２ 次に、本発明の第２の実施形態について図２を用いて説
明する。図２は本発明をＣＭＯＳ型半導体装置に適用し
た一例の断面図である。Ｐ型シリコン基板（８）上にゲ
ート絶縁膜（１２）を介してＮチャネルＭＯＳトランジ
スタゲート電極（５）が形成されている。Ｎ型ウェル
（１５）領域上にはゲート絶縁膜（１２）を介してＰチ
ャネルＭＯＳトランジスタゲート電極（１６）が形成さ
れている。ＮチャネルＭＯＳトランジスタゲート電極
（５）の両側にはＰ型シリコン基板とは反対導電型のＮ
型ソース拡散層（２）とＮ型ドレイン拡散層（３）が配
設されており、その上面には高融点金属シリサイド層
（１１）が形成されている。ＰチャネルＭＯＳトランジ
スタゲート電極（１６）の両側にはＮ型ウェルとは反対
導電型のＰ型ソース拡散層（１３）とＰ型ドレイン拡散
層（１４）が配設されており、その表面には高融点金属
シリサイド層（１１）それぞれが形成されている。ソー
ス・ドレイン電極は埋込コンタクト孔（６）及び金属配
線（７０を介して外部と接続される。他のＭＯＳトラン
ジスタとの絶縁は素子分離用絶縁膜（９）により行わ
れ、金属配線間の絶縁は配線層間絶縁膜（１０）によっ
て行われている。
明する。図２は本発明をＣＭＯＳ型半導体装置に適用し
た一例の断面図である。Ｐ型シリコン基板（８）上にゲ
ート絶縁膜（１２）を介してＮチャネルＭＯＳトランジ
スタゲート電極（５）が形成されている。Ｎ型ウェル
（１５）領域上にはゲート絶縁膜（１２）を介してＰチ
ャネルＭＯＳトランジスタゲート電極（１６）が形成さ
れている。ＮチャネルＭＯＳトランジスタゲート電極
（５）の両側にはＰ型シリコン基板とは反対導電型のＮ
型ソース拡散層（２）とＮ型ドレイン拡散層（３）が配
設されており、その上面には高融点金属シリサイド層
（１１）が形成されている。ＰチャネルＭＯＳトランジ
スタゲート電極（１６）の両側にはＮ型ウェルとは反対
導電型のＰ型ソース拡散層（１３）とＰ型ドレイン拡散
層（１４）が配設されており、その表面には高融点金属
シリサイド層（１１）それぞれが形成されている。ソー
ス・ドレイン電極は埋込コンタクト孔（６）及び金属配
線（７０を介して外部と接続される。他のＭＯＳトラン
ジスタとの絶縁は素子分離用絶縁膜（９）により行わ
れ、金属配線間の絶縁は配線層間絶縁膜（１０）によっ
て行われている。
【００２１】本実施形態の特徴は、実施形態１の特徴の
他、Ｎ型低濃度不純物拡散層（１）の不純物濃度が、Ｐ
チャネルＭＯＳトランジスタを構成するＮ型ウェル（１
５）と同一の不純物濃度であることである。つまり、Ｐ
型シリコン基板を用いたＣＭＯＳ型半導体装置では必須
のＮ型ウェル（基板電極用不純物拡散層）を形成すると
同時にＮ型低濃度不純物拡散層を形成することができ
る。したがって、製造工程を増加させることなく所望の
半導体装置を製造できる。
他、Ｎ型低濃度不純物拡散層（１）の不純物濃度が、Ｐ
チャネルＭＯＳトランジスタを構成するＮ型ウェル（１
５）と同一の不純物濃度であることである。つまり、Ｐ
型シリコン基板を用いたＣＭＯＳ型半導体装置では必須
のＮ型ウェル（基板電極用不純物拡散層）を形成すると
同時にＮ型低濃度不純物拡散層を形成することができ
る。したがって、製造工程を増加させることなく所望の
半導体装置を製造できる。
【００２２】本実施形態ではＰ型シリコン基板を用いた
ＣＭＯＳ型半導体集積回路装置の例を示したが、Ｎ型シ
リコン基板を用い、Ｐ型ウェルを形成すると同時にＰチ
ャネルＭＯＳトランジスタのソース・ドレイン拡散層と
ソース・ドレイン電極取出部間にＰ型低濃度不純物拡散
層を形成することも同様に可能である。
ＣＭＯＳ型半導体集積回路装置の例を示したが、Ｎ型シ
リコン基板を用い、Ｐ型ウェルを形成すると同時にＰチ
ャネルＭＯＳトランジスタのソース・ドレイン拡散層と
ソース・ドレイン電極取出部間にＰ型低濃度不純物拡散
層を形成することも同様に可能である。
【００２３】さらに、ＰチャネルＭＯＳトランジスタ及
びＮチャネルＭＯＳトランジスタ双方をウェル領域上に
形成する場合は、双方のＭＯＳトランジスタのソース・
ドレイン拡散層とソース・ドレイン電極取出部間に低濃
度不純物拡散層をウェルの形成と同時に形成でき、製造
工程を増加することなく所望の半導体装置を作製するこ
とができる。
びＮチャネルＭＯＳトランジスタ双方をウェル領域上に
形成する場合は、双方のＭＯＳトランジスタのソース・
ドレイン拡散層とソース・ドレイン電極取出部間に低濃
度不純物拡散層をウェルの形成と同時に形成でき、製造
工程を増加することなく所望の半導体装置を作製するこ
とができる。
【００２４】
【実施例】前述の実施形態１の具体的数値及び材料につ
いて説明し、さらにその場合の効果について説明する。
いて説明し、さらにその場合の効果について説明する。
【００２５】ゲート電極のチャネル長は０．２５μｍ、
ゲート絶縁膜は膜厚６０Åのシリコン酸化膜、Ｐ型シリ
コン基板の不純物濃度は１×１０17ａｔｏｍ／ｃｍ3、
Ｎ型ソース拡散層、Ｎ型ドレイン拡散層およびドレイン
電極取出用Ｎ型拡散層の不純物濃度は１×１０20ａｔｏ
ｍ／ｃｍ3、Ｎ型低濃度不純物拡散層の不純物濃度は１
×１０17ａｔｏｍ／ｃｍ3で基板表面から深さ１μｍと
してＭＯＳトランジスタを構成した。金属配線としては
ＡｌとＣｕの合金を採用し、埋め込みコンタクト孔には
Ｗを埋め込み、高融点金属シリサイド層としてはチタン
シリサイド層を採用した。
ゲート絶縁膜は膜厚６０Åのシリコン酸化膜、Ｐ型シリ
コン基板の不純物濃度は１×１０17ａｔｏｍ／ｃｍ3、
Ｎ型ソース拡散層、Ｎ型ドレイン拡散層およびドレイン
電極取出用Ｎ型拡散層の不純物濃度は１×１０20ａｔｏ
ｍ／ｃｍ3、Ｎ型低濃度不純物拡散層の不純物濃度は１
×１０17ａｔｏｍ／ｃｍ3で基板表面から深さ１μｍと
してＭＯＳトランジスタを構成した。金属配線としては
ＡｌとＣｕの合金を採用し、埋め込みコンタクト孔には
Ｗを埋め込み、高融点金属シリサイド層としてはチタン
シリサイド層を採用した。
【００２６】静電気パルスが印加された場合の動作は、
前述の実施形態１で説明したとおりである。Ｎ型低濃度
不純物拡散層のシート抵抗値は約５００Ωであった。ま
た、ＭＩＬ−ＳＴＤ−８８３に準じた静電気破壊試験を
実施した結果、ゲート電極端と埋込コンタクト孔端との
間隔をわずか２．４μｍで形成したチャネル幅４０μｍ
のＮチャネルＭＯＳトランジスタを８個並列接続して入
力保護回路を構成した場合でも、３０００Ｖ以上の耐性
を維持することができた。
前述の実施形態１で説明したとおりである。Ｎ型低濃度
不純物拡散層のシート抵抗値は約５００Ωであった。ま
た、ＭＩＬ−ＳＴＤ−８８３に準じた静電気破壊試験を
実施した結果、ゲート電極端と埋込コンタクト孔端との
間隔をわずか２．４μｍで形成したチャネル幅４０μｍ
のＮチャネルＭＯＳトランジスタを８個並列接続して入
力保護回路を構成した場合でも、３０００Ｖ以上の耐性
を維持することができた。
【００２７】
【発明の効果】本発明の第１の効果は、静電気破壊耐性
を低下させることなく入出力保護回路部の集積度を向上
することができることである。これは、ＭＯＳトランジ
スタのソース・ドレイン拡散層とソース・ドレイン電極
取出部間に、ソース・ドレイン拡散層よりも低濃度の不
純物拡散層を配設することで、静電気パルスによる熱破
壊の防止に必要な抵抗値を小面積で実現できるからであ
る。
を低下させることなく入出力保護回路部の集積度を向上
することができることである。これは、ＭＯＳトランジ
スタのソース・ドレイン拡散層とソース・ドレイン電極
取出部間に、ソース・ドレイン拡散層よりも低濃度の不
純物拡散層を配設することで、静電気パルスによる熱破
壊の防止に必要な抵抗値を小面積で実現できるからであ
る。
【００２８】本発明の第２の効果は、本発明をＣＭＯＳ
型半導体装置に適用した場合は、製造工程を増やすこと
なく所望の装置を作製することができることである。こ
れは、一導電型ＭＯＳトランジスタ（例えばＮ型ＭＯＳ
トランジスタ）のソース・ドレイン拡散層とソース・ド
レイン電極取出部間に配設する低濃度の不純物拡散層
を、反対導電型ＭＯＳトランジスタ（例えばＰ型ＭＯＳ
トランジスタ）の基板電極の形成と同時に形成すること
ができるためである。
型半導体装置に適用した場合は、製造工程を増やすこと
なく所望の装置を作製することができることである。こ
れは、一導電型ＭＯＳトランジスタ（例えばＮ型ＭＯＳ
トランジスタ）のソース・ドレイン拡散層とソース・ド
レイン電極取出部間に配設する低濃度の不純物拡散層
を、反対導電型ＭＯＳトランジスタ（例えばＰ型ＭＯＳ
トランジスタ）の基板電極の形成と同時に形成すること
ができるためである。
【図１】本発明の半導体装置の説明図である。
【図２】本発明の半導体装置の説明図である。
【図３】本発明または従来の半導体装置を静電気保護の
ために入力部に適用した場合の回路図である。
ために入力部に適用した場合の回路図である。
【図４】従来の半導体装置の説明図である。
１ Ｎ型低濃度不純物拡散層 ２ Ｎ型ソース拡散層 ３ Ｎ型ドレイン拡散層 ４ 電極取出用Ｎ型ドレイン拡散層 ５ ＮチャネルＭＯＳトランジスタゲート電極 ６ 埋込コンタクト孔 ７ 金属配線 ８ Ｐ型シリコン基板 ９、９ａ 素子分離用絶縁膜 １０ 配線層間絶縁膜 １１ 高融点金属シリサイド層 １２ ゲート絶縁膜 １３ Ｐ型ソース拡散層 １４ Ｐ型ドレイン拡散層 １５ Ｎ型ウェル １６ ＰチャネルＭＯＳトランジスタゲート電極 ２１ 入力端子 ２２ 出力端子 ２３ ＮチャネルＭＯＳトランジスタ ２４ 接地端子 ２５ ＮＰＮ寄生バイポーラトランジスタ ３１ クビレ領域
Claims (3)
- 【請求項１】 一導電型半導体基板上にゲート電極を有
し、該ゲート電極の両側の前記半導体基板表面に該半導
体基板と反対導電型のソース・ドレイン不純物拡散層を
有し、これらソース・ドレイン不純物拡散層の少なくと
も一方の電極取出部が、ソース・ドレイン不純物拡散層
と同一導電型で低濃度の不純物拡散層を介して設けられ
ていることを特徴とする半導体装置。 - 【請求項２】 ソース・ドレイン不純物拡散層の表面に
高融点金属シリサイド層が形成されている請求項１記載
の半導体装置。 - 【請求項３】 請求項１又は２記載のＭＯＳ型半導体装
置を有するＣＭＯＳ型半導体装置であって、前記ＭＯＳ
型半導体装置のソース・ドレイン不純物拡散層とその電
極取出部間に配設された低濃度の不純物拡散層の不純物
濃度および導電型が、前記ＭＯＳ型半導体装置と反対導
電型のＭＯＳ型半導体装置の基板電極用不純物拡散層の
不純物濃度および導電型とそれぞれ同一であることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164425A JPH1012746A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8164425A JPH1012746A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012746A true JPH1012746A (ja) | 1998-01-16 |
Family
ID=15792917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164425A Pending JPH1012746A (ja) | 1996-06-25 | 1996-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012746A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066450A (ko) * | 1999-04-16 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| JP2010087291A (ja) * | 2008-09-30 | 2010-04-15 | Sony Corp | トランジスタ型保護素子、半導体集積回路およびその製造方法 |
| JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
-
1996
- 1996-06-25 JP JP8164425A patent/JPH1012746A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000066450A (ko) * | 1999-04-16 | 2000-11-15 | 김영환 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| JP2006165481A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| US7999324B2 (en) | 2004-12-10 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor device including overcurrent protection element |
| JP2010087291A (ja) * | 2008-09-30 | 2010-04-15 | Sony Corp | トランジスタ型保護素子、半導体集積回路およびその製造方法 |
| JP2011142190A (ja) * | 2010-01-06 | 2011-07-21 | Seiko Instruments Inc | 半導体装置 |
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