KR20000066450A - 정전기 보호용 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 실리사이드층 형성에 의한 ESD 보호 특성 저하를 방지하는데 적당한 정전기 보호용 트랜지스터에 관한 것으로, 이를 위한 정전기 보호용 트랜지스터는 내부 회로가 형성되는 제1 영역과 내부 회로를 ESD로부터 보호하기 위한 ESD 회로가 형성되는 제2 영역을 포함하는 반도체 기판, 상기 제1, 2 영역의 기판상에 형성되는 제1,2 게이트 전극, 상기 제2 게이트 전극 일측의 반도체 기판에 제2 게이트 전극과 일정 간격 분리되어 일정 깊이로 형성되는 트렌치, 상기 트렌치를 완전 매립하여 형성되는 절연층, 상기 제1 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제1 소오스/드레인 영역, 상기 제2 게이트 전극 일측에 형성되는 제2 소오스 영역 및 타측에 절연층에 의해 격리되어 형성되는 제2 드레인 영역, 상기 절연층을 제외한 제1,2 게이트 전극 상측면 및 제1,2 소오스/드레인 영역 표면에 형성되는 실리사이드층을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 실리사이드층 형성에 의한 ESD보호 특성 저하를 방지하는데 적당한 정전기 보호용 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로 ESD(electrostatic discharge) 트랜지스터에 있어서 ESD 내압 특성은 드레인 콘택과 게이트간의 저항에 의해 결정된다.
즉 저항이 충분히 커야 ESD 특성이 좋은데, 이유는 게이트 전체의 너비를 통해 ESD 펄스를 흐르게 하기 위해서는 안정 저항이 있어야 하기 때문이다.
그리고 소자의 게이트 전극의 전기적 특성을 향상시키기 위해 채택하고 있는 실리사이드 공정이 포함되는 경우는 드레인 콘택과 게이트 전극간의 저항이 급격히 줄어들게 되어 ESD 특성이 저하된다.
그러므로 실리사이드 공정을 채택하는 경우에는 ESD 특성이 저하되는 것을 막기 위하여 살리사이드층이 드레인 콘택과 게이트 전극 사이에 형성되지 않도록 하는 방법이 사용되고 있다.
이하 첨부도면을 참조하여 종래기술에 따른 정전기 보호용 트랜지스터에 관하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 정전기 보호용 트랜지스터의 구조 단면도로서, 반도체 기판(11) 내에 내부 회로 영역과 내부 회로를 ESD로부터 보호하기 위한 ESD 보호 회로 영역이 형성되어 있다.
이어 상기 내부 회로 영역, ESD 보호 회로 영역및 소자를 격리시키는 필드산화막 (12)이 형성되어 있고, 상기 내부 회로 영역의 반도체 기판(11)상의 일정 영역에 제1 게이트 전극(14a)이 형성되어 있으며, 상기 ESD 보호 회로 영역의 일정 영역에 제2 게이트 전극(14b)이 형성되어 있다.
또한 제1 게이트 전극(14a) 양측면에 접하여 게이트 측벽(16a)이 형성되어 있고, 상기 제1,2 게이트 전극(14a,14b) 하측의 반도체 기판(11) 표면내에 제1,2 LDD영역(15a,15b)이 각각 형성되어 있다.
이어 게이트 측벽(16a) 하측의 반도체 기판(11) 표면내에 상기 제1 LDD영역 (15a)에 접하여 소오스/드레인 영역(17)이 형성되어 있다.
그리고 상기 제1 영역의 제1,2 게이트 전극(14a,14b) 표면 및 소오스/드레인 영역(17) 표면에 실리사이드층(18)이 형성되어 있다.
또한 상기 실리사이드층(18)이 형성되는 것을 방지하기 위한 제1 절연막(16)이 제2 영역상에 형성되어 있다.
그리고 상기 소오스/드레인 영역(17) 상에 제1 소오스/드레인 콘택(20)이 형성되어 있고, 상기 제2 게이트 전극 양측의 제2 LDD영역(15b) 상에 제2 소오스/드레인 콘택(21)이 형성되어 있다.
도 2에 도시된 바와 같이, ESD 보호 회로 영역의 활성 영역상에는 실리사이드층(18)이 형성되어 있지 않다.
도 3a 내지 도 3d 는 종래기술에 따른 정전기 보호용 트랜지스터의 제조 공정 단면도로서, 반도체 기판(11)의 내부 회로 영역과 ESD 보호 회로 영역상에 동일 공정으로 트랜지스터를 동시에 형성한다.
도 3a에 도시된 바와 같이, 반도체 기판(11)의 소자 격리 영역에 소자 격리층(12)을 형성하고 상기 소자 격리층(12)에 의해 정의된 활성 영역상에 게이트 절연막(13), 게이트용 폴리실리콘층(14)을 형성한다.
도 3b에 도시된 바와 같이, 상기 게이트 절연막(13), 폴리실리콘층(14)을 선택적으로 제거하여 제1,2 게이트 전극(14a,14b)을 형성하고, 노출된 반도체 기판 (11)의 표면 내에 저농도 불순물을 이온 주입하여 LDD 영역(15a,15b)을 형성한다.
이어 반도체 기판 전면에 측벽 형성용 제1 절연막(16)을 형성하고 상기 ESD보호 회로 영역상에 감광막을 도포한 후, 상기 내부 회로 영역의 제1 절연막(16)을 에치백하여 제1 게이트 전극(14a)의 양측면에 게이트 측벽(16a)을 형성한다.
이어 상기 게이트 측벽(16a)을 포함한 제1 게이트 전극(14a)을 마스크로 하여 고농도 불순물을 이온 주입하여 소스/드레인 영역(17)을 형성한다.
도 3c에 도시된 바와 같이, 실리사이드층 형성 공정을 진행하여 내부 회로 영역의 제1 게이트 전극(14a)의 표면과 노출된 소스/드레인 영역(17)의 표면에 실리사이드층(18)을 형성한다.
즉 내부 회로 영역의 반도체 기판(11)의 활성영역상에 실리사이드층(18)이 형성된다.
이 때 정전기 보호용 트랜지스터 형성 영역인 ESD 보호 회로 영역에는 제1 절연막(16)에 의해 실리사이드층이 형성되지 않는다.
도 3d에 도시된 바와 같이, 상기 내부 회로 영역 및 ESD 보호 회로 영역을 포함한 반도체 기판(11) 전면에 제2 절연막(19)을 증착한 후 일정 두께로 평탄화시킨다.
이어 상기 제2 절연막(19), 제1 절연막(16)을 선택적으로 식각하여 ESD 보호 회로 영역의 LDD영역(15b) 표면에 소오스/드레인 콘택홀을 형성한다.
한편 상기 내부 회로 영역의 제2 절연막(19)을 선택적으로 식각하여 실리사이드층(18) 표면에 소오스/드레인 콘택홀을 형성한다.
이어 상기 콘택홀들에 스퍼터링법을 이용한 금속층을 증착한 후 평탄화 및 선택적 식각으로 제1,2 소오스/드레인 콘택(20,21)을 형성한다.
이와 같은 종래기술에 따른 정전기 보호용 트랜지스터는 ESD 회로 영역의 게이트 및 소스/드레인 표면에 실리사이드층이 형성되지 않는다.
그러나 상기와 같은 종래기술에 따른 정전기 보호용 트랜지스터는 ESD 회로 영역의 드레인 정션 면적이 작기 때문에 정전기 보호 특성을 감소시키는 문제점이 있다.
또한 실리사이드층 형성을 억제하기 위한 방지용 절연막을 형성하기 위한 감광막의 증착 및 포토 식각 공정이 추가되어 공정이 복잡하다.
그리고 ESD 회로 영역의 게이트 전극 표면에 실리사이드층이 형성되지 않으므로 게이트 저항이 커진다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 공정을 단순화하고 실리사이드층 형성에 의한 ESD 보호 특성 저하를 방지하는데 적당한 정전기 보호용 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 정전기 보호용 트랜지스터의 구조 단면도
도 2 는 종래기술에 따른 도 1의 ESD 보호 회로 영역의 구조 평면도
도 3a 내지 도 3d 는 종래기술에 따른 정전기 보호용 트랜지스터의 제조 공정 단면도
도 4 는 본 발명에 따른 정전기 보호용 트랜지스터의 구조 단면도
도 5 는 본 발명에 따른 도 4의 ESD 보호 회로 영역의 구조 평면도
도 6a 내지 도 6d 는 본 발명에 따른 정전기 보호용 트랜지스터의 제조 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
31 : 반도체 기판 32,33,34 : 소자 격리층
35 : 트렌치 36 : 제1 절연막
37 : 폴리실리콘층 38,39 : 제1,2 게이트 전극
40,41 : 제1,2 LDD 영역 42,43 : 제1,2 측벽
44,45 : 제1,2 소오스/드레인 영역 46,47,48 : 실리사이드층
49 : 제3 절연막 50,51 : 제1,2 소오스/드레인 콘택
상기의 목적을 달성하기 위한 본 발명에 따른 정전기 보호용 트랜지스터는 내부 회로가 형성되는 제1 영역과 내부 회로를 ESD로부터 보호하기 위한 ESD 보호 회로가 형성되는 제2 영역을 포함하는 반도체 기판과, 상기 제1, 2 영역의 기판상에 형성되는 제1,2 게이트 전극과, 상기 제2 게이트 전극 일측의 반도체 기판에 제2 게이트 전극과 일정 간격 분리되어 일정 깊이로 형성되는 트렌치와, 상기 트렌치를 완전 매립하여 형성되는 절연층과, 상기 제1 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제1 소오스/드레인 영역과, 상기 제2 게이트 전극 일측에 형성되는 제2 소오스 영역 및 타측에 절연층에 의해 격리되어 형성되는 제2 드레인 영역과, 상기 절연층을 제외한 제1,2 게이트 전극 상측면 및 제1,2 소오스/드레인 영역 표면에 형성되는 실리사이드층을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 정전기 보호용 트랜지스터에 대하여 첨부도면을 참조하여 자세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 정전기 보호용 트랜지스터의 구조 단면도이고, 도 5는 본 발명에 따른 도 4의 ESD 보호 회로 영역의 구조 평면도이며, 도 6a 내지 도 6d는 본 발명에 따른 정전기 보호용 트랜지스터의 제조 공정 단면도이다.
도 4에 도시된 바와 같이, 반도체 기판(31) 내에 내부 회로 영역과 내부 회로를 ESD로부터 보호하기 위한 ESD 보호 회로 영역이 형성되어 있다.
그리고 상기 내부 회로 영역의 반도체 기판(31)상의 일정 영역에 제1 게이트 전극(38)이 형성되어 있고, 상기 ESD 보호 회로 영역의 일정 영역에 제2 게이트 전극 (39)이 형성되어 있다.
이어 상기 제1,2 게이트 전극(38,39) 양측면에 접하여 제1,2 게이트 측벽 (42,43)이 형성되어 있고, 상기 제1 게이트 전극(38) 하측의 반도체 기판(31) 표면내에 LDD구조(40)를 갖는 제1 소오스/드레인 영역(44)이 형성되어 있다.
또한 제2 게이트 전극(39) 일측의 반도체 기판(31)에 제2 게이트 전극(39)과 일정 간격 분리되어 일정 깊이로 형성된 트렌치(35)에 절연층이 완전 매립되어 있고, 상기 제2 게이트 전극(39) 양측의 반도체 기판(31) 표면내에 LDD구조(41)를 갖는 제2 소오스/드레인 영역(45)이 형성되어 있다.
여기서 상기 제2 소오스/드레인 영역(45)의 드레인측은 상기 절연층이 매립된 트렌치(35)에 의해 격리되어 있다.
그리고 상기 절연층이 매립된 트렌치(35) 표면을 제외한 상기 제1,2 게이트 전극(38,39)의 표면 및 제1,2 소오스/드레인 영역(44,45)의 표면에 실리사이드층 (46,47,48)이 형성되어 있다.
그리고 상기 실리사이드층(46)이 형성된 제1 소오스/드레인 영역(44) 상에 제1 소오스/드레인 콘택(50)이 형성되어 있고, 상기 트렌치(35)에 의해 격리된 제2 소오스/드레인 영역(45)의 드레인의 일측및 제2 소오스 영역(45)의 표면에 제2 소오스/드레인 콘택(51)이 형성되어 있다.
도 5에 도시된 바와 같이, ESD 보호 회로 영역상의 트렌치(35)가 형성된 드레인 측에는 실리사이드층(47,48)이 형성되어 있다.
도 6a 내지 도 6d는 본 발명에 따른 정전기 보호용 트랜지스터의 제조 공정 단면도이다.
즉 반도체 기판(31)의 내부 회로 영역과 ESD 보호 회로 영역상에 동일 공정으로 트랜지스터를 동시에 형성한다.
도 6a에 도시된 바와 같이, 반도체 기판(31) 내에 소자 격리층(32,33,34)을 형성하고 ESD 보호 회로 영역의 소정 영역에 트렌치(35)를 형성한 후, 상기 트렌치를 포함한 반도체 기판(31) 전면에 절연층을 형성한다.
이어 상기 절연층을 선택적으로 식각하여 상기 트렌치(35)를 완전히 매립하고 상기 반도체 기판(31) 표면을 노출시킨다.
이어 내부 회로 영역 및 ESD 보호 회로 영역의 구분없이 반도체 기판(31) 상부에 제1 절연막(36), 폴리실리콘층(37)을 형성한다.
도 6b에 도시된 바와 같이, 상기 폴리실리콘층(37)을 선택적으로 패터닝하여 제1,2 게이트 전극(38,39)을 형성한다.
이어 상기 제1,2 게이트 전극(38,39)을 마스크로 이용한 저농도 불순물을 이온 주입하여 상기 제1,2 게이트 전극(38,39) 양측의 반도체 기판(31) 표면 내에 제1,2 LDD(Lightly Doped Drain) 영역(40,41)을 형성한다.
이 때 상기 트렌치(35)에 의해 상기 제2 LDD영역(41)은 격리되어 형성된다.
이어 상기 제1,2 게이트 전극(38,39)을 포함한 반도체 기판(31) 전면에 제2 절연막을 증착한 후 전면에 에치백을 실시하여 상기 제1,2 게이트 전극(38,39) 양측면에 접하는 제1,2 측벽(42,43)을 형성한다.
이어 상기 제1,2 측벽(42,43) 및 제1,2 게이트 전극(38,39)을 마스크로 이용한 고농도 불순물을 이온 주입하여 상기 제1,2 측벽(41,42) 양측의 반도체 기판 (31) 표면 내에 제1,2 소스/드레인 영역(44,45)을 형성한다.
도 6c에 도시된 바와 같이, 상기 게이트 전극(38,39) 및 측벽(42,43)을 포함한 반도체 기판(31) 전면에 고융점 금속층을 형성한 후, 상기 금속층을 열처리하여 실리사이드층(46,47,48)을 형성한다.
이 때 상기 실리사이드층(46,47,48)은 상기 트렌치(35)를 제외한 제1,2 게이트 전극(38,39)의 표면, 상기 제1,2 소오스/드레인 영역(44,45)의 반도체 기판(31) 표면에 형성된다.
즉 상기 내부 회로 영역과 ESD 보호 회로 영역의 트렌치(35)를 제외한 반도체 기판(31)의 활성영역상에 실리사이드층(46,47,48)이 형성된다.
또한 상기 트렌치(35)에 의해 제2 드레인 영역(45)측에 형성되는 실리사이드층(47,48)은 격리되어 형성된다.
이어 화학적 에칭을 이용하여 실리사이드 미반응 층인 상기 측벽(42,43)들 표면의 금속층을 제거한다.
도 6d에 도시된 바와 같이, 상기 실리사이드층(46,47,48)을 포함한 반도체 기판(31) 전면에 제3 절연막(49)을 증착한 후 일정 두께로 평탄화하고, 상기 제3 절연막을 선택적으로 패터닝하여 각각 소오스/드레인 콘택홀을 형성한다.
이 때 상기 콘택홀들은 제1 소오스/드레인 영역(44)의 실리사이드층(46)의 표면, 제2 소오스 영역(45)의 실리사이드층(47)및 트렌치(35)에 의해 격리된 실리사이드층(48)의 표면에 형성된다.
이어 상기 콘택홀 내에 스퍼터링법을 이용하여 배선용 금속층을 증착한 후 평탄화하고 상기 금속층을 선택적으로 패터닝하여 각각 제1,2 소오스/드레인 콘택 (50,51)을 형성한다.
이상과 같은 본 발명에 따른 정전기 보호용 트랜지스터 및 그의 제조 방법은 게이트와 드레인 콘택 사이의 저항 특성에 의해 결정되는 ESD 보호 특성을 좋게 하기 위해 ESD 회로 영역의 드레인 영역에 트렌치를 형성하여 실리사이드층이 형성되지 않도록한 것이다.
또한 ESD 회로 영역의 드레인 영역에 트렌치(격리) 영역을 형성하여 드레인 콘택과 게이트 전극 사이의 저항 역할을 하고 게이트와 드레인 콘택간의 전자이동 경로로 사용하여 소자의 ESD 보호 특성을 향상시킨 것이다.
그리고 상기와 같은 본 발명에 따른 정전기 보호용 트랜지스터는 PMOS트랜지스터 및 실리사이드(silicide)공정이 적용되는 트랜지스터에 적용할 수 있고, SOI(Silicon On Insulator)에 정전기 보호용 트랜지스터로 응용할 수 있다.
이상과 같은 본 발명에 따른 정전기 보호용 트랜지스터 및 그의 제조 방법은 다음과 같은 효과가 있다.
첫째, 게이트와 드레인 콘택사이에 트렌치를 형성하여 실리사이드층이 형성되는 면적을 감소시키기 때문에 저항이 증가하게 된다.
둘째, 드레인 정션(drain junction)에서의 유니폼 턴온(uniform turn-on)이 증가하게 되므로 정전기 페일러 전압(ESD failure voltage)이 증가하게 된다.
셋째, ESD 회로 영역의 드레인 영역과 소스 영역에 추가적인 마스크 공정 없이 불순물 이온주입 영역이 형성될 수 있으므로 공정을 단순화시킨다.
Claims (6)
- 내부 회로가 형성되는 제1 영역과 내부 회로를 ESD로부터 보호하기 위한 ESD 회로가 형성되는 제2 영역을 포함하는 반도체 기판,상기 제1, 2 영역의 기판상에 형성되는 제1,2 게이트 전극,상기 제2 게이트 전극 일측의 반도체 기판에 제2 게이트 전극과 일정 간격 분리되어 일정 깊이로 형성되는 트렌치,상기 트렌치를 완전 매립하여 형성되는 절연층,상기 제1 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제1 소오스/드레인 영역,상기 제2 게이트 전극 일측에 형성되는 제2 소오스 영역 및 타측에 절연층에 의해 격리되어 형성되는 제2 드레인 영역,상기 절연층을 제외한 제1,2 게이트 전극 상측면 및 제1,2 소오스/드레인 영역 표면에 형성되는 실리사이드층을 포함하여 구성되는 것을 특징으로 하는 정전기 보호용 트랜지스터.
- 제 1 항에 있어서,상기 트렌치는 유(∪)자형 또는 네모형(?) 또는 브이(∨)자형으로 형성되는 것을 특징으로 하는 정전기 보호용 트랜지스터.
- 제 1 항에 있어서,상기 트렌치는 상기 제2 드레인 영역의 깊이보다 더 깊게 형성되는 것을 특징으로 하는 정전기 보호용 트랜지스터.
- 제1,2 영역을 포함하는 반도체 기판의 제2 영역의 일부를 식각하여 트렌치를 형성하는 공정,상기 트렌치 내에 절연층을 매립하는 공정,상기 반도체 기판의 전면에 게이트 형성용 물질층을 증착하고 선택적으로 식각하여 제1 영역에 해당하는 제1 게이트 전극을 형성하고, 제2 영역에 해당하는 제2 게이트 전극을 형성하는 공정,상기 제1 게이트 전극 양측의 기판 표면 내에 제1 소오스/드레인 영역을 형성하고 상기 제2 게이트 전극 일측에 제2 소오스 영역 및 타측에 절연층을 중앙에 두고 제2 드레인 영역을 형성하는 공정,상기 절연층을 제외한 제1,2 게이트 전극 상측면 및 제1,2 소오스/드레인 영역 표면에 실리사이드층을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 정전기 보호용 트랜지스터의 제조 방법.
- 제 4 항에 있어서,상기 트렌치는 제2 게이트 전극 일측의 드레인측 또는 소스측에 형성함을 특징으로 하는 정전기 보호용 트랜지스터의 제조 방법.
- 제 4 항에 있어서,상기 트렌치는 상기 제2 드레인 영역의 깊이보다 깊게 형성하여 상기 제2 드레인 영역을 격리시키는 것을 특징으로 하는 정전기 보호용 트랜지스터의 제조 방법.
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|---|---|---|---|
| KR1019990013557A KR20000066450A (ko) | 1999-04-16 | 1999-04-16 | 정전기 보호용 트랜지스터 및 그의 제조 방법 |
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|---|---|
| KR20000066450A true KR20000066450A (ko) | 2000-11-15 |
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ID=19580472
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| KR (1) | KR20000066450A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001973A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 정전기 보호소자를 구비한 반도체 장치의 제조방법 |
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1999
- 1999-04-16 KR KR1019990013557A patent/KR20000066450A/ko not_active Application Discontinuation
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