KR20010004602A - 이중 실리콘 모스펫 및 그 제조방법 - Google Patents
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Abstract
본 발명은 이중 실리콘 모스펫의 상부 실리콘 두께에 따른 부동몸체효과를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 하부기판과, 하부기판 상에 형성된 매몰산화막과, 매몰산화막 상에 형성되어 소자영역을 분리하는 소자분리막과, 소자분리막에 의해 정의된 소자영역의 매몰산화막 상에 형성된 하부 게이트와, 하부 게이트 상에 하부 게이트의 일부를 노출시키면서 형성되고 채널영역으로서 작용하는 상부기판과, 상부기판 상에 형성된 상부 게이트와, 하부 게이트와 상기 상부기판 사이에 개재된 제 1 게이트 절연막과, 상부기판과 상부 게이트 사이에 개재된 제 2 게이트 절연막과, 상부 게이트 양 측의 상기 상부기판에 형성된 소오스 및 드레인과, 기판 전면에 형성되고 하부 및 상부 게이트와, 소오스 및 드레인의 일부가 노출시키는 콘택홀을 구비한 절연막과, 콘택홀을 통하여 상부 게이트와 하부 게이트를 연결시키는 배선과, 소오스 및 드레인과 콘택하는 소오스 및 드레인 전극을 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이중 게이트 구조의 이중 실리콘 모스펫의 제조방법에 관한 것이다.
최근, 휴대용 무선전자 시스템등의 전자제품의 수요가 급증함에 따른, 소자의 소자의 고집적화, 고속화 및 저전력화를 얻기 위하여, 이중 웨이퍼(double wafer)를 이용하여 소자를 제조하는 기술이 제시되었다. 이러한 이중 웨이퍼를 이용하여 소자를 제조하게 되면, 단일 웨이퍼를 이용하는 경우보다 작은 접합용량(junction capacitance)에 의해 고속화 및 저전압화가 용이할 뿐만 아니라, 완전한 소자격리에 의해 래치업(lacth up) 현상을 효과적으로 방지할 수 있는 장점이 있다.
한편, 저전압화를 위하여 문턱전압을 낮추게 되면 누설전류가 증가되므로, 문턱전압을 일정치 이하로 낮추는데는 한계가 있다. 이에 따라, 문턱전압을 낮추면서 동시에 누설전류를 최소화할 수 있는 소자로서, 이중 실리콘(double silicon)-금속 산화막 반도체 전계효과 트랜지스터(metal oxide semiconductor field effect transistior; MOSFET)가 제시되었다.
그러나, 상기한 이중 실리콘 모스펫의 제조시, 상부 실리콘층은 100nm 정도로 얇게 형성해야 하나, 상부 실리콘 두께가 얇아지게 되면 채널이 형성되는 부분이 필드 산화막과 매몰 산화막에 의해 완전히 분리되어 킹크효과(kink effect) 및 바이폴라 트랜지스터와 같은 부동몸체효과가 발생된다. 이에 따라, 회로의 오동작이 유발되는 문제가 발생된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이중 실리콘 모스펫의 상부 실리콘 두께에 따른 부동몸체효과를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다..
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 제 1 기판 11 : 제 1 게이트 절연막
20 : 제 2 기판 21 : 매몰산화막
22 : 제 1 폴리실리콘막 22A : 하부 게이트
31 : 제 2 게이트 절연막 32 : 질화막
33 : 포토레지스트 패턴 34A, 34B : 소자분리막
35 : 상부게이트 36A, 36B : 소오스 및 드레인
37 : 절연막 38A : 배선
38B, 38C : 소오스 및 드레인 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 하부기판과, 하부기판 상에 형성된 매몰산화막과, 매몰산화막 상에 형성되어 소자영역을 분리하는 소자분리막과, 소자분리막에 의해 정의된 소자영역의 매몰산화막 상에 형성된 하부 게이트와, 하부 게이트 상에 하부 게이트의 일부를 노출시키면서 형성되고 채널영역으로서 작용하는 상부기판과, 상부기판 상에 형성된 상부 게이트와, 하부 게이트와 상기 상부기판 사이에 개재된 제 1 게이트 절연막과, 상부기판과 상부 게이트 사이에 개재된 제 2 게이트 절연막과, 상부 게이트 양 측의 상기 상부기판에 형성된 소오스 및 드레인과, 기판 전면에 형성되고 하부 및 상부 게이트와, 소오스 및 드레인의 일부가 노출시키는 콘택홀을 구비한 절연막과, 콘택홀을 통하여 상부 게이트와 하부 게이트를 연결시키는 배선과, 소오스 및 드레인과 콘택하는 소오스 및 드레인 전극을 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은 상부에 제 1 게이트 절연막이 형성된 상부기판과, 상부에 매몰산화막 및 제 1 폴리실리콘막이 순차적으로 적층된 하부기판을 제공하는 단계; 상부기판의 제 1 게이트 절연막과 하부기판의 폴리실리콘막이 접하도록 상부기판과 하부기판을 결합시켜 상부기판의 저부 표면을 노출시키는 단계; 노출된 상부기판의 표면을 소정 두께만큼 전면식각하는 단계; 전면식각된 상부기판 상에 제 2 게이트 절연막 및 질화막을 형성하는 단계; 질화막, 제 2 게이트 절연막, 상부기판, 제 1 게이트 절연막 및 제 1 폴리실리콘막을 식각하여, 제 1 폴리실리콘막의 하부 게이트를 형성하는 단계; 기판 전면에 산화막을 증착하고 질화막을 식각 배리어로하여 전면식각하여 하부 게이트의 양 측에 소자분리막을 형성하는 단계; 질화막을 제거하는 단계; 제 2 게이트 절연막, 상부 기판 및 제 1 게이트 절연막을 패터닝하여 하부 게이트의 일부를 노출시키는 단계; 상기 제 2 게이트 절연막 상에 상부 게이트를 형성하는 단계; 상부 게이트 양 측의 상기 상부기판에 소오스 및 드레인을 형성하는 단계; 기판 전면에 절연막을 형성하는 단계; 하부 및 상부 게이트와 소오스 및 드레인의 일부가 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 콘택홀에 매립되도록 절연막 상에 금속막을 증착하고 패터닝하여 상부 게이트와 하부 게이트를 연결시키는 배선을 형성함과 동시에, 소오스 및 드레인과 콘택하는 소오스 및 드레인 전극을 형성하는 단계를 포함한다.
또한, 상부기판은 채널영역으로서 작용하고, 상부기판의 전면식각 및 소자분리막을 형성하는 단계에서의 전면식각은 화학기계연마로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 이중 실리콘 MOSFET의 제조방법을 설명하기 위한 단면도로서, 도 1g 및 도 1h는 상부 게이트 형성에 따른 X축 및 Y축에 따른 각각의 단면을 나타내고, 도 1h 및 도 1j는 완성된 이중 실리콘 MOSFET의 X축 및 Y축에 따른 각각의 단면을 나타낸다. 여기서, X축 및 Y축은 서로 직교한다.
도 1a에 도시된 바와 같이, 상부에 제 1 게이트 절연막(11)이 형성된 상부 기판으로서의 제 1 기판(10)과, 도 1b에 도시된 바와 같이, 상부에 매몰산화막(21) 및 제 1 폴리실리콘막(22)이 순차적으로 적층되고 제 1 폴리실리콘막(22)에 P 이온이 주입된 하부 기판으로서의 제 2 기판(20)을 준비한다. 여기서, 제 2 기판(10)은 소자가 형성되는 기판이고, 제 2 기판(20)은 지지기판으로서 작용한다.
도 1c에 도시된 바와 같이, 제 1 기판(10)의 제 1 게이트 절연막(11)과 제 2 기판(20)의 폴리실리콘막(22)이 접하도록 제 2 기판(20) 상에 제 1 기판(10)을 결합시켜, 제 1 기판(10)의 저부 표면을 노출시킨다. 그런 다음, 도 1d에 도시된 바와 같이, 노출된 제 1 기판(10)의 표면을 소정 두께만큼 화학기계연마(Chemical Mechanical Polishing; CMP)로 전면 식각한다.
도 1e를 참조하면, 전면식각된 제 1 기판(10) 상에 제 2 게이트 절연막(31) 및 질화막(32)을 형성한다. 그런 다음, 질화막(32) 상에 게이트 마스크를 이용하여 포토레지스트 패턴(33)을 형성하고, 포토레지스트 패턴(33)을 이용하여, 질화막 (32), 제 2 게이트 절연막(31), 제 1 기판(10), 제 1 게이트 절연막(11) 및 제 1 폴리실리콘막(22)을 식각하여 하부 게이트(22A)를 형성한다.
도 1f를 참조하면, 공지된 방법으로 포토레지스트 패턴(33)을 제거하고, 기판 전면에 산화막을 증착하고 질화막(32)을 식각 배리어로하여 질화막(32)의 표면이 노출될 때까지 산화막을 전면식각하여, 하부 게이트(22A)의 양 측에 소자분리막 (34A, 34B)를 형성한다. 이때, 전면식각은 CMP로 진행한다.
도 1g 및 도 1h를 참조하면, 질화막(32)을 제거하고, 이후 형성될 상부 게이트(22A)와 하부 게이트(22A)를 연결하기 위하여, 제 2 게이트 절연막(31), 제 1 기판(10) 및 제 1 게이트 절연막(11)을 하부 게이트(22A)의 일부가 노출되도록 패터닝한다. 그리고 나서, 기판 전면에 제 2 폴리실리콘막을 증착하고 포토리소그라피 및 식각공정으로 패터닝하여, 제 2 게이트 절연막(31) 상에 상부 게이트(35)를 형성한다.
도 1i 및 도 1j를 참조하면, 상부 게이트(35) 양 측의 제 1 기판(10)으로 불순물이온을 주입하여 소오스 및 드레인(36A, 36B)을 형성하고, 기판 전면에 절연막(37)을 형성한다. 그런 다음, 절연막(37) 및 제 2 게이트 절연막(31)을 하부 및 상부 게이트(22A, 35), 소오스 및 드레인(36A, 36B)의 일부가 노출되도록 식각하여 콘택흘을 형성하고, 상기 콘택홀에 매립되도록 금속막을 증착한 후 패터닝하여, 도 1i에 도시된 바와 같이, 상부 게이트(35)와 하부 게이트(22A)를 연결시키는 배선(38A)을 형성함과 동시에, 도 1j에 도시된 바와 같이, 소오스 및 드레인 전극(38B, 38C)를 형성한다.
상기한 본 발명에 의하면, 채널영역으로서 작용하는 상부기판인 제 1 기판이 상부 게이트 및 하부 게이트에 의해 둘러싸여 있기 때문에 채널영역에 중성영역이 존재하지 않으므로, 종래와 같은 부동 몸체효과가 방지된다. 이에 따라, 회로의 오동작이 방지된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (5)
- 하부기판과,상기 하부기판 상에 형성된 매몰산화막과,상기 매몰산화막 상에 형성되어 소자영역을 분리하는 소자분리막과,상기 소자분리막에 의해 정의된 소자영역의 상기 매몰산화막 상에 형성된 하부 게이트와,상기 하부 게이트 상에 상기 하부 게이트의 일부를 노출시키면서 형성되고 채널영역으로서 작용하는 상부기판과,상기 상부기판 상에 형성된 상부 게이트와,상기 하부 게이트와 상기 상부기판 사이에 개재된 제 1 게이트 절연막과,상기 상부기판과 상기 상부 게이트 사이에 개재된 제 2 게이트 절연막과,상기 상부 게이트 양 측의 상기 상부기판에 형성된 소오스 및 드레인과,상기 기판 전면에 형성되고 상기 하부 및 상부 게이트와, 소오스 및 드레인의 일부가 노출시키는 콘택홀을 구비한 절연막과,상기 콘택홀을 통하여 상기 상부 게이트와 하부 게이트를 연결시키는 배선과, 상기 소오스 및 드레인과 콘택하는 소오스 및 드레인 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 상부에 제 1 게이트 절연막이 형성된 상부기판과, 상기 상부에 매몰산화막 및 제 1 폴리실리콘막이 순차적으로 적층된 하부기판을 제공하는 단계; 상기 상부기판의 제 1 게이트 절연막과 상기 하부기판의 폴리실리콘막이 접하도록 상기 상부기판과 하부기판을 결합시켜 상기 상부기판의 저부 표면을 노출시키는 단계; 상기 노출된 상부기판의 표면을 소정 두께만큼 전면식각하는 단계; 상기 전면식각된 상부기판 상에 제 2 게이트 절연막 및 질화막을 형성하는 단계; 상기 질화막, 제 2 게이트 절연막, 상부기판, 제 1 게이트 절연막 및 제 1 폴리실리콘막을 식각하여, 제 1 폴리실리콘막의 하부 게이트를 형성하는 단계; 상기 기판 전면에 산화막을 증착하고 상기 질화막을 식각 배리어로하여 전면식각하여 상기 하부 게이트의 양 측에 소자분리막을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 제 2 게이트 절연막, 상부 기판 및 제 1 게이트 절연막을 패터닝하여 상기 하부 게이트의 일부를 노출시키는 단계; 상기 제 2 게이트 절연막 상에 상부 게이트를 형성하는 단계; 상기 상부 게이트 양 측의 상기 상부기판에 소오스 및 드레인을 형성하는 단계; 상기 기판 전면에 절연막을 형성하는 단계; 상기 하부 및 상부 게이트와 상기 소오스 및 드레인의 일부가 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀에 매립되도록 상기 절연막 상에 금속막을 증착하고 패터닝하여 상기 상부 게이트와 하부 게이트를 연결시키는 배선을 형성함과 동시에, 상기 소오스 및 드레인과 콘택하는 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 상부기판은 채널영역으로서 작용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 상부기판의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 소자분리막을 형성하는 단계에서 상기 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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Cited By (3)
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| KR100503722B1 (ko) * | 2000-05-15 | 2005-07-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 분리된 게이트들을 갖는 자기 정렬 이중 게이트 모스 전계효과 트랜지스터 |
| KR100700953B1 (ko) * | 2000-02-01 | 2007-03-28 | 가부시키가이샤 알박 | 패널 가열기 |
| CN1316633C (zh) * | 2004-07-08 | 2007-05-16 | 吉林大学 | 多栅双沟道结构的多晶硅薄膜晶体管 |
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