CN1316633C - 多栅双沟道结构的多晶硅薄膜晶体管 - Google Patents
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Abstract
本发明涉及多栅双沟道结构多晶硅薄膜晶体管，包括：绝缘基底(1)、SiO2缓冲层(51)、上绝缘层(53)、在上绝缘层(53)内的两个顶栅电极(24)、漏区(3)、源区(4)；此外，SiO2缓冲层(51)上还生长有一层下绝缘层(52)，在下绝缘层(52)内有底栅电极(23)，底栅电极(23)与顶栅电极(24)通过栅电极连接孔(25)连接；在下绝缘层(52)上生长有多晶硅薄膜形成的沟道(6)。本发明的TFT器件与在同样条件下制备的TFT有着同量级关态漏电流的同时，具有开态电流增加一倍、相同宽长比TFT驱动负载能力增大、提供同样电流在集成矩阵中占更小面积、有效提高开口率等优良效果。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种可用于多晶硅(Poly-Si)有源有机电致发光显示屏(Active Matrix Organic Light Emitting Diode简称AMOLED)的驱动阵列及周边驱动阵列的多晶硅薄膜晶体管(TFT，Thin FilmTransistor)，也可用于多晶硅有源液晶显示屏(AM LCD)的驱动阵列及周边驱动阵列多晶硅薄膜晶体管(P-Si TFT)。
背景技术
用于Poly-Si AM OLED的TFT结构已经有多种，最常见的如：自对准(Self-align)结构、栅偏移(Off-set)结构、漏极轻掺杂(LDD)结构以及双栅(dual-gate)结构等都有各自的优点及适用范围。自对准结构尽管工艺上简单易实现，但关态漏电流较大；栅偏移结构尽管能有效地降低关态漏电流，但开态电流也有明显降低；LDD结构曾作为一种新型结构，较前两种结构有着更大的优点：开态电流较大，关态电流较小，与其他两种结构相比，LDD结构是开关比最大的一种结构，这一点对有源驱动阵列来说尤其重要，但其工艺较复杂；双栅结构制作工艺简单且开关比较大，也是应用比较广泛的一种结构。双栅结构的TFT(如附图11所示)的关态漏电流很小，已经经过理论和实验的验证，但其开态电流也随之减小也已经被实验所证实(详细内容见文献：High-Performance Poly-Si TFTs WithMultiple Selectively Doped Regions in The Active Layor，in-Cheol Lee，Juhn-Suk Yoo，Kee-Chan Park，Sang-Hoon Jung，Min-Koo Han，and Hyun-Jae Kim，Mat.Res.Soc.Symp.Proc.Vol.621，2000 Materials Research Society)。由于开态电流减小的不多，而关态漏电流却有显著的下降，因此开关比有明显提高。
显示屏向大信息含量、高分辨率的方向发展，要求TFT有更小的尺寸和更高的迁移率。OLED的像素驱动电路有别于LCD，至少要有两个TFT才能驱动有源OLED发光点阵，要实现更好的显示效果，就需要四个、甚至更多的TFT组成OLED的像素驱动电路。另外要实现高灰阶显示，较小的关态漏电流非常重要，同样开态电流也要达到预定的要求。LDD结构与双栅结构的TFT的关态漏电流都较小，但要达到驱动OLED所需要的电流，就必须增大宽长比，而这是与OLED的高分辨率要求相矛盾的。因此，迫切需要一种P-Si TFT，当它应用于AM OLED阵列中时，既有较小的关态漏电流又有较高的开态电流，同时TFT要有较小的宽长比。
发明内容
本发明的目的是提供一种具有多栅双沟道结构的多晶硅薄膜晶体管(P-SiTFT)，当该结构的TFT应用于AM OLED的像素驱动和周边驱动时，能够为OLED提供足够大的驱动电流，同时关态电流也足够的小。
如附图10(a)、10(b)所示，我们设计的多栅双沟道结构的多晶硅薄膜晶体管，包括：绝缘材料基底1、在基底上顺次生长的SiO2缓冲层51、上绝缘层53、在上绝缘层53内的两个顶栅电极24、漏区3、源区4，其特征在于：还包括：SiO2缓冲层51上生长有一层下绝缘层52，在下绝缘层52内有底栅电极23，底栅电极23与顶栅电极24通过栅电极连接孔25连接；在下绝缘层52上再依次生长有多晶硅薄膜形成的沟道6及a-Si缓冲层62，当栅电极2加有电压时，在沟道6贴近上绝缘层53和下绝缘层52的表面同时出现反型层，实现电流的两个通路，即双沟道结构；漏区3和源区4的底部与沟道6相接触。
我们设计的多栅双沟道结构的多晶硅薄膜晶体管的基底1采用绝缘材料，如玻璃、石英、硅片以及柔性衬底等任何可生长多晶硅的材料；
底栅电极23、顶栅电极24、栅电极连接孔25、漏区3和源区4所用材料可以是多晶硅、Mg、Al、Mo或MoW、MoAlMo等金属或合金电极材料，一般厚度为几百到几千埃；
栅电极下绝缘层52、上绝缘层53和54所用材料可以是SiO2、SiNx或SiO2与SiNx交替生长(具体生长顺序根据具体工艺要求而定，如长一层SiO2、长一层SiNx，再长一层SiO2......)的绝缘层，厚度为几百到几千埃；
我们设计的这种新型结构的P-Si TFT，能形成上下双层沟道结构。与在相同或相近的工艺条件下获得的P-Si TFT相比较，虽开态电流较自对准的P-Si TFT略小，但关态漏电流却与双栅P-Si TFT有着同一个数量级。这种结果已经通过模拟仿真(根据所做的单栅与双栅的N型与P型TFT的实验数据提取的模型进行的模拟)得到证实：采用韩国PT-PLUS公司的工艺线制作的p型双沟TFT与同样宽长比的单栅结构TFT开态电流比较见图8，p型双沟TFT与同样宽长比的单栅结构TFT关态电流比较见图9。图8、图9中TFT的宽长比为11/10，Isingle表示单栅结构TFT的电流，Idual表示双栅双沟结构TFT的电流。
以上模拟结果根据韩国PT-PLUS公司提供的试验数据，用Aim-Spice软件得到的，在光刻精度很高，工艺条件很好的情况下，TFT的开关电流比可以达到108。
如图10所示，由于单管的顶栅与底栅连接在一起，故而统称栅电极2，将缓冲层51、下绝缘层52、上绝缘层53、54统称为绝缘层5，当栅电极2上加上足够开启的电压(根据工艺不同，开启电压为零点几伏到几伏之间)时在沟道区6中贴近上绝缘层53和下绝缘层52的表面同时出现反型层(即双沟道)，从而实现电流的两个通路，使得开态电流增大一倍。当栅电极2上不加电压时，由于器件制备完成以后，TFT的关态特性就已经确定，这种新结构的TFT就相当于只比同等工艺条件下的多栅结构(如图11，)TFT多了一个底栅，但沟道的上下界面都没有变化，因此关态漏电流与同等工艺条件下制作的多栅结构TFT相同。
由此可见，我们提出的多栅双沟道结构的P-Si TFT关态漏电流与同样工艺条件下多栅TFT有着同一个数量级的同时，开态电流增加一倍，这就使得宽长比较相同的TFT的驱动负载能力增大了，提供同样电流的情况下在集成矩阵当中占更小的面积，有效地提高开口率。
下面结构附图对本发明器件结构及制备方法做详细说明。
附图说明
图1：本发明所述TFT的制备工艺流程图；
图2：TFT制作步骤3后器件的俯视图；
图3：TFT制作步骤7后器件的俯视图；
图4：TFT制作步骤9后器件的俯视图；
图5：TFT制作步骤11后器件的俯视图；
图6：TFT制作步骤15后器件的俯视图；
图7：TFT制作步骤17后器件的俯视图；
图8：宽长比为11/10的p型双沟TFT与单栅结构TFT开态电流比较；
图9：宽长比为11/10的p型双沟TFT与单栅结构TFT关态电流比较；
图10(a)：器件制作完成后沿图7的A-A’剖视图；
图10(b)：器件制作完成后沿图5的B-B’剖视图；
图11：已有的双栅TFT结构简图。
具体实施方式
如图10(a)、(b)所示，各部分的名称为：基底1；栅电极2(图10仅为示意图，实际上顶栅的金属可以形状不一样，包括底栅电极23和顶栅电极24)；漏区3；源区4(漏区及源区是一样的，可以互换)；.绝缘层5(包括SiO2缓冲层51、栅电极下绝缘层52、上绝缘层53、54)；沟道6；a-Si缓冲层62。
如图11所示，各部分的名称为：基底71；SiO2缓冲层72；漏区73；源区77(漏区及源区是一样的，可以互换)；绝缘层74；沟道75；栅电极76(继续生长的绝缘层与源漏电极同图10)
如图1所示，为本发明所述具有多栅双沟道结构的多晶硅薄膜晶体管(P-SiTFT)的制作工艺流程图，其各步骤说明如下：
1.在基底1上以等离子体增强化学气相沉积(PECVD)法(也可以是LPCVD等方法)淀积一层厚度为数百纳米的SiO2(或SiNx等其它适合在其上生长底栅电极层21的材质)缓冲层51，基底1采用绝缘材料，如玻璃、石英、硅片以及柔性衬底等任何可生长多晶硅的材料；
2.在SiO2缓冲层51上淀积一层几百至几千埃的底栅电极层21(用PECVD法或其他可实现的方法)，底栅电极层21所用材料可以是多晶硅、Mg、Al、Mo或MoW、MoAlMo等金属或合金电极材料，一般厚度为几百到几千埃；
3.用干法刻蚀或湿法刻蚀的方法光刻底栅电极层21，在器件的中间部位形成底栅电极23，栅电极的大小由具体器件应用条件决定(如器件的宽长比，光刻精度等)，光刻后器件的俯视图如图2所示；
4.在SiO2缓冲层51及底栅电极23上再淀积一层几百到几千埃的栅电极下绝缘层52(用PECVD法或其他可实现的方法)，栅电极下绝缘层52所用材料可以是SiO2、SiNx或SiO2与SiNx交替生长(具体生长顺序根据具体工艺要求而定，如先长一层SiO2再长一层SiNx......)的绝缘层；
5.化学机械抛光，使器件表面平整，底栅电极23上面保留的下绝缘层52的厚度要能够起到绝缘作用，不低于几百埃；
6.在抛光后的栅电极下绝缘层52上用PECVD法生长几百到几千埃的a-Si层61，并将其转化成多晶硅薄膜，该步骤是整个TFT的核心，多晶硅薄膜的质量的优劣直接影响到该晶体管的性能，多晶硅中晶粒尺寸的大小，晶粒间缺陷的密度，以及表面态等，都直接影响TFT的迁移率、开关比等性能。实现a-Si向多晶硅转化的方法有多种，最主要的有两种：准分子激光退火(如文献①“Advanced excimer laser crystallization technique，L.Mariucci，A.Pecora，et.al.，Thin Solid Films，2001，Vol.383，pp39”；②“Effect ofexcimer laser annealing on the structural and electrical properties of polycrystallinesilicon thin-film transistors，C.T.Angelis and C.A.Dimitriadis，J.APPL.PHYS.，(1999)，Vol.86，pp4600”中所报道的采用准分子激光加热a-Si薄膜，然后退火结晶)、金属诱导(如文献①“Polycrystalline silicon prepared by metalinduced crystallization，Jong Hyun Choi，Do Young Kim，Seung Soo Kim，SeongJin Park，Jin Jang，Thin Solid Films，(2003)，Vol.440，pp.1”；②“Low-temperature crystallization of hydrogenated amorphous silicon induced by Nickelsilicide formation，Yunosuke KAWAZU，et al.，Jpn.J.Appl.Phys.，(1990)，Vol.29，pp.2698”中所述的金属诱导(MIC，Metal Induced Crystallization)，上述方法均能够得到满足要求的多晶硅薄膜；
7.在形成的多晶硅层上刻硅岛，制作沟道6，光刻的要求同步骤3，单管光刻后器件的俯视图如图3所示；
8.在沟道6及露出的栅电极下绝缘层52上再淀积一层a-Si缓冲层62，用PECVD法或其他可实现的方法，该层一般厚度可以是几十至几百埃；
9.在a-Si缓冲层62上淀积一层栅电极上绝缘层53(制备方法及缘层要求同步骤4)，刻栅电极连接孔25，直接刻至底栅电极23，目的是在生长顶栅电极层22时，使顶栅和底栅连接在一起，便于外加栅压的控制，光刻的要求同步骤3，单管光刻后器件的俯视图如图4所示，栅电极连接孔连接底栅电极23及顶栅电极24，而与沟道6绝缘；
10.光刻后淀积一层顶栅电极层22，其能够填充栅电极连接孔25，该层的要求同步骤2；
11.光刻形成栅电极的顶栅电极24，该层光刻非常重要，根据下面即将进行的离子注入的要求，多晶硅薄膜将被本征区和重掺杂区分开，而且他们宽度的比例将会很大程度上影响开关比(详细分析见文献“High-PerformancePoly-Si TFTs With Multiple Selectively Doped Regions in The Active Layor，in-Cheol Lee，Juhn-Suk Yoo，Kee-Chan Park，Sang-Hoon Jung，Min-Koo Han，and Hyun-Jae Kim，Mat.Res.Soc.Symp.Proc.Vol.621，2000 Materials ResearchSociety)，光刻的要求同步骤3，光刻后器件的俯视图如图5所示；
12.进一步进行光刻，直至刻到a-Si缓冲层62；
13.离子注入掺杂(掺杂类型根据TFT的类型而定，P型掺入硼等、N型掺入磷等)，掺杂之后进行氢化处理(根据不同要求，氢化处理也可在生长完多晶硅薄膜之后的任何一步进行)，目的是降低多晶硅薄膜中的缺陷态密度，以提高poly-Si TFT的性能，如降低阈值电压，提高迁移率，减小关态漏电流；氢化的方法有很多，主要有a.离子注入法，这种方法可控性和可重复性较好，但容易造成晶格损伤；b.等离子体氢化，常用的方法，但需要较长时间；c.等离子体注入，较新的氢化，氢化时间短，有利于提高生产效率，适合大面积显示矩阵的制备；
14.淀积金属绝缘层54(同上绝缘层53，因生长的先后区别，故而另指定序号；在图10中，将两者统一标记为上绝缘层53)，制备方法及缘层要求同步骤4；
15.光刻至沟道6，从而形成源漏接触孔，光刻的要求同步骤3，单管双栅光刻后器件的俯视图如图6所示；
16.淀积源漏金属34，该层的要求同步骤2；
17.光刻出源漏电极，单管双栅光刻后器件的俯视图如图7所示；
18.封装测试。对于单管来说要再光刻出栅电极的引线孔，就可以进行测试，该晶体管如果用于矩阵，可以统一封装测试。
制备实施例1：
1)首先在硅衬底上用PECVD法在300℃的条件下，得到5000的SiO2。
2)在衬底上用LPCVD法(气压0.3Torr，SiH460sccm，速度是每秒25)沉淀2000的a-Si(非晶硅，以SiH4作为气源分解得到a-Si，沉积时衬底温度为200℃，本底真空为2×10-4Pa，反应室压力80Pa)并进行离子注入掺杂(能量45KeV，浓度5×1015cm-2)，之后利用等离子体刻蚀工艺(干法刻蚀)光刻如图2所示的图形形成底栅23；
3)沉淀2500的SiNx作为底栅的的绝缘层，该层薄膜的生长同样利用PECVD在SiH4和NH3的混合气氛下生长，衬底温度保持在270℃，反应室压力为30Pa；
4)采用LPCVD技术沉淀500的a-Si薄膜，条件同步骤2。并对a-Si薄膜进行BF2注入掺杂。注入的能量为为40～50KeV，浓度为4×1015cm-2；
5)在a-Si薄膜上沉积一层厚度为500的SiNx层，作为金属隔离层，该层薄膜的生长同样利用PECVD在SiH4和NH3的混合气氛下生长，衬底温度保持在290℃，反应室压力为30Pa；
6)将样品放入磁控溅射台中生长一层诱导金属，该层的厚度为1nm，使用金属Ni作为诱导金属，生长时衬底温度为130℃，本底真空为2×10-4Pa，溅射时反应室压力为0.1Pa；
7)采用与第3步相同的工艺条件接着在样品上生长一层厚度为500的SiNx层作为金属上扩散层；
8)利用快速退火炉在520℃的温度下退火处理10个小时，其间通以N2作为保护气体；
9)退火完成之后，利用等离子体刻蚀工艺(干法刻蚀)在CF4气氛下刻掉金属上扩散层SiNx，接着用稀盐酸腐蚀掉剩余的金属Ni，最后采用等离子体刻蚀工艺在CF4气氛下刻掉金属隔离层SiNx(虽然该层可以不刻掉作为栅电极绝缘层，但由于其内部有金属Ni的残留，影响该层绝缘层的性能)，留下的多晶硅层，并光刻如图3所示的图形形成硅岛；
10)同方法2淀积a-Si缓冲层50；
11)采用与第3步相同的工艺条件接着在样品上生长一层厚度为1000的SiNx层作为栅电极绝缘层；
12)如本例步骤9刻如图4所示的图形栅电极连接孔；
13)真空蒸铝1500，真空为2×10-7Pa；
14)如本例步骤9刻如图5所示的图形作为顶栅电极；
15)如本例步骤4进行离子注入掺杂；
16)采用与本例步骤3步相同的工艺条件生长一层厚度为3000的SiNx层作为绝缘层；
17)如本例步骤9刻出如图6所示的图形作为源漏
18)如步骤13蒸铝3400；
19)如本例步骤9刻出如图7所示的图形作为源漏电极；
20)如本例步骤9刻出如图4所示的图形作为栅电极接线孔；
21)测试输入输出特性曲线等。
虽然以上对本发明采用举例的形式进行了具体的描述，但是本领域的一般技术人员应该懂得，这些公开的内容只是作为例子，在不脱离本发明的精神和范围的前提下，可以在各部分的细节上作许多改变。
Claims (6)
1、多栅双沟道结构的多晶硅薄膜晶体管，包括：绝缘材料基底(1)、在基底上顺次生长的SiO2缓冲层(51)、上绝缘层(53)、在上绝缘层(53)内的两个顶栅电极(24)、漏区(3)、源区(4)，其特征在于：还包括：SiO2缓冲层(51)上生长有一层下绝缘层(52)，在下绝缘层(52)内有底栅电极(23)，底栅电极(23)与顶栅电极(24)通过栅电极连接孔(25)连接；在下绝缘层(52)上生长有多晶硅薄膜形成的沟道(6)；漏区(3)和源区(4)的底部与沟道(6)相接触。
2、如权利要求1所述的多栅双沟道结构的多晶硅薄膜晶体管，其特征在于：栅电极(2)加有电压时，在沟道(6)贴近上绝缘层(53)和下绝缘层(52)的表面同时出现反型层，实现电流的两个通路，即双沟道结构。
3、如权利要求1或2所述的多栅双沟道结构的多晶硅薄膜晶体管，其特征在于：在沟道(6)的上面还生长有a-Si缓冲层(62)。
4、如权利要求1或2所述的多栅双沟道结构的多晶硅薄膜晶体管，其特征在于：绝缘材料基底(1)是玻璃、石英、硅片或柔性衬底材料。
5、如权利要求1或2所述的多栅双沟道结构的多晶硅薄膜晶体管，其特征在于：底栅电极(23)、顶栅电极(24)、栅电极连接孔(25)、漏区(3)和源区(4)所用材料是多晶硅、Mg、Al、Mo金属或MoW、MoAlMo合金电极材料，底栅电极(23)的厚度为几百到几千埃。
6、如权利要求1或2所述的多栅双沟道结构的多晶硅薄膜晶体管，其特征在于：下绝缘层(52)、上绝缘层(53、54)所用材料是SiO2、SiNx或SiO2与SiNx交替生长，厚度为几百到几千埃。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |