JPH11111868A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH11111868A
JPH11111868A JP9269693A JP26969397A JPH11111868A JP H11111868 A JPH11111868 A JP H11111868A JP 9269693 A JP9269693 A JP 9269693A JP 26969397 A JP26969397 A JP 26969397A JP H11111868 A JPH11111868 A JP H11111868A
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JP
Japan
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gate electrode
silicon oxide
oxide film
integrated circuit
circuit device
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JP9269693A
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Yoshihiro Ikeda
良広 池田
Tsutomu Okazaki
勉 岡崎
Osamu Tsuchiya
修 土屋
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 高性能でしかも高信頼度のサイドウォールス
ペーサを備えているゲート電極を有する半導体集積回路
装置およびその製造方法を提供する。 【解決手段】 ＡＮＤ型ＦＬＡＳＨメモリなどにおい
て、酸化シリコン膜（ゲート絶縁膜）５の上のゲート電
極６の側壁にサイドウォールスペーサを有し、サイドウ
ォールスペーサは、ゲート電極６のエッジおよびそのエ
ッジの下部の半導体基板（基板）１の上のウエル４など
の半導体領域を熱酸化して形成されている酸化シリコン
膜９と、酸化シリコン膜９の側壁にＣＶＤ法を使用して
形成されている酸化シリコン膜１０と、酸化シリコン膜
１０の側壁に形成されている窒化シリコン膜１４と、窒
化シリコン膜１４の側壁に形成されている酸化シリコン
膜１５とを有するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、高性能でしかも高
信頼度のサイドウォールスペーサ（側壁絶縁膜）を備え
ているゲート電極を有する半導体集積回路装置に適用し
て有効な半導体集積回路装置およびその製造方法に関す
るものである。
【０００２】
【従来の技術】本発明者は、サイドウォールスペーサを
備えているゲート電極を有するＡＮＤ型ＦＬＡＳＨ（フ
ラッシュ）メモリについて検討した。以下は、本発明者
によって検討された技術であり、その概要は次のとおり
である。
【０００３】すなわち、ＡＮＤ型ＦＬＡＳＨメモリにお
いて、ソースおよびドレインとなっている半導体領域の
表面を熱酸化して、その領域に酸化シリコン膜を形成
し、その酸化シリコン膜の上に、ゲート電極を延長して
いるＭＯＳＦＥＴの構造が採用されている。
【０００４】そして、ＡＮＤ型ＦＬＡＳＨメモリの製造
方法として、ソースおよびドレインとしての半導体領域
をイオン注入法を使用して半導体基板などの基板に形成
する場合などに、ゲート電極のエッジ（側部）下に入る
バーズビークを抑制する方法として、薄膜の窒化シリコ
ン膜および酸化シリコン膜によってサイドウォールスペ
ーサを形成しているものがある。
【０００５】なお、ＡＮＤ型ＦＬＡＳＨメモリおよびそ
の製造方法について記載されている文献としては、例え
ば特開平６−１７７３９２号公報に記載されているもの
がある。
【０００６】
【発明が解決しようとする課題】ところが、本発明者が
検討した結果、前述したＡＮＤ型ＦＬＡＳＨメモリの製
造方法において、ゲート電極下に窒化シリコン膜（サイ
ドウォールスペーサにおける窒化シリコン膜）が入り込
んでしまい、半導体基板などの基板とゲート電極（フロ
ーティングゲート）間の絶縁性が悪化するという問題点
が発生している。
【０００７】また、高ドーズイオン打ち込みを用いたイ
オン注入法を使用して、ソースおよびドレインとしての
半導体領域を半導体基板などの基板に形成する場合に、
ゲート電極のエッジ下の基板に突起が発生し、基板とゲ
ート電極との間の絶縁性が劣化するという問題点が発生
している。
【０００８】したがって、前述したＡＮＤ型ＦＬＡＳＨ
メモリにおいて、半導体基板などの基板とゲート電極間
の絶縁性が悪化し、基板とゲート電極との間の絶縁性が
劣化するという問題点が発生していることにより、ゲー
ト電極とドレインとしての半導体領域との間にリーク電
流が流れ、ＦＬＡＳＨメモリとして動作することができ
ない場合が発生している。
【０００９】本発明の目的は、高性能でしかも高信頼度
のサイドウォールスペーサを備えているゲート電極を有
する半導体集積回路装置およびその製造方法を提供する
ことにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、ＡＮＤ型ＦＬＡＳＨメモリなどにおいて、ゲート絶
縁膜の上のゲート電極の側壁にサイドウォールスペーサ
を有し、サイドウォールスペーサは、ゲート電極のエッ
ジおよびそのエッジの下部の半導体領域を熱酸化して形
成されている酸化シリコン膜と、酸化シリコン膜の側壁
に形成されている窒化シリコン膜と、窒化シリコン膜の
側壁に形成されている酸化シリコン膜とを有するもので
ある。
【００１３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板などの基板の上に、酸化シリコン膜
などのゲート絶縁膜を形成した後、基板の上に、ゲート
電極とその上に窒化シリコン膜を堆積した後、パターン
化された窒化シリコン膜とパターン化されたゲート電極
とを形成する工程と、熱酸化処理を使用して、ゲート電
極のエッジと基板に、ゲート絶縁膜の膜厚以上の膜厚の
酸化シリコン膜を形成する工程と、イオン注入法を使用
して、基板に、不純物をイオン打ち込みした後、熱処理
を行って、基板にソースおよびドレインとしての半導体
領域を形成する工程と、ゲート電極の側壁に、ＣＶＤ法
を使用して、サイドウォールスペーサとしての窒化シリ
コン膜とその窒化シリコン膜の側壁に酸化シリコン膜を
形成する工程と、サイドウォールスペーサとしての窒化
シリコン膜をマスクとして用いて、熱酸化処理を使用し
て、ソースおよびドレインとしての半導体領域の表面に
酸化シリコン膜を形成する工程とを有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】（実施の形態１）図１〜図１２は、本発明
の実施の形態１である半導体集積回路装置の製造方法を
示す概略断面図である。本実施の形態の半導体集積回路
装置の製造方法は、サイドウォールスペーサを備えてい
るゲート電極を有するＡＮＤ型ＦＬＡＳＨメモリを備え
ている半導体集積回路装置の製造方法であり、高性能で
しかも高信頼度のサイドウォールスペーサを備えている
ゲート電極を有するＭＯＳＦＥＴの製造方法を特徴とし
ている。したがって、それ以外の半導体集積回路装置の
製造方法は、種々の態様を適用することができる。同図
を用いて、本実施の形態の半導体集積回路装置およびそ
の製造方法を具体的に説明する。
【００１６】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
先行の種々の技術を使用して、半導体基板１にｎ型のウ
エル２とｐ型のウエル４を形成した後、半導体基板１の
表面の選択的な領域を熱酸化してＬＯＣＯＳ（Local Ox
idation of Silicon）構造の酸化シリコン膜からなる素
子分離用のフィールド絶縁膜３を形成する。
【００１７】その後、半導体基板１の上のウエル４など
の半導体領域に、熱酸化処理を使用して、ゲート絶縁膜
（トンネル絶縁膜）としての酸化シリコン膜５を形成す
る。この場合、ゲート絶縁膜としての酸化シリコン膜５
の膜厚は、１０nmとしている。
【００１８】次に、半導体基板１の上に、ＣＶＤ（Chem
ical Vapor Deposition ）法を使用して、導電性の多結
晶シリコン膜からなるゲート電極（フローティングゲー
ト）６を堆積する。次に、ＣＶＤ法を使用して、ゲート
電極６の上に窒化シリコン膜７を堆積する。その後、フ
ォトリソグラフィ技術と選択エッチング技術とを使用し
て、パターン化された窒化シリコン膜７を形成した後、
パターン化された窒化シリコン膜７をエッチング用マス
クとして用いて、選択エッチングを使用して、パターン
化されたゲート電極６を形成する（図２）。
【００１９】次に、ゲート電極６の下部のゲート絶縁膜
としての酸化シリコン膜５以外の酸化シリコン膜５を、
選択エッチングを使用して、取り除く作業を行う（図
３）。この場合、選択エッチング技術の条件などによ
り、ゲート電極６のエッジの酸化シリコン膜５が横方向
からエッチングされて、その領域に隙間８が形成され
る。また、ゲート電極６のパターンを形成する際の選択
エッチング技術の条件やその後の洗浄処理などによっ
て、表面が露出している酸化シリコン膜５が削れる場合
があり、その際に、隙間８が形成される場合がある。
【００２０】次に、酸化シリコン膜によって、隙間８を
埋め込むために、熱酸化処理を使用して、半導体基板１
の上のウエル４などの半導体領域とゲート電極６のエッ
ジを熱酸化して、その領域に、ゲート絶縁膜としての酸
化シリコン膜５の膜厚（例えば１０nm）以上の膜厚（例
えば１５nm）の酸化シリコン膜９を形成する（図４）。
図４において、図示を明確にするために、図示している
酸化シリコン膜９におけるゲート電極６との接触部の線
が窒化シリコン膜７の端部と一致された状態に図示され
ている。しかし、実際は、ゲート電極６のエッジが熱酸
化されて、その領域に酸化シリコン膜９が形成されると
共にゲート電極６のエッジの外側にも酸化シリコン膜９
が延長された状態となっている。
【００２１】その後、半導体基板１の上のウエル４など
の半導体領域に後述する製造工程によって形成される突
起をゲート電極６のエッジから遠ざけるために、その突
起をゲート電極６のエッジから遠ざける距離分（例え
ば、ゲート絶縁膜としての酸化シリコン膜５の膜厚以上
の値）の膜厚からなる酸化シリコン膜１０をゲート電極
６のエッジに形成されている酸化シリコン膜９の側壁に
形成する（図５）。
【００２２】この場合、半導体基板１の上に、ＣＶＤ法
を使用して、酸化シリコン膜１０を堆積した後、エッチ
バック法を使用して、平坦部の酸化シリコン膜１０を取
り除くことにより、ゲート電極６の側壁にのみ酸化シリ
コン膜１０を残存させる。
【００２３】また、酸化シリコン膜１０は、後製造工程
により窒化シリコン膜を堆積する際に、ゲート電極６の
エッジ下に窒化シリコン膜が入り込まないようにするた
めの補強用の膜である。そのため、酸化シリコン膜９に
よって、隙間８を埋め込んでいることにより、他の態様
として、設計仕様に応じて、酸化シリコン膜１０を形成
することを省略し、酸化シリコン膜１０を不要とした態
様とすることができる。
【００２４】次に、表面が露出している酸化シリコン膜
９を取り除いた後、半導体基板１の上のｐ型のウエル４
に、ゲート電極６などをマスクとして、ヒ素などのｎ型
の不純物をイオン注入法を使用してイオン打ち込みす
る。この場合、ドレインとしての半導体領域を形成する
領域に、１×１０15個／cm2 以上の高ドーズイオンを打
ち込んでいる。また、ソースとしての半導体領域には、
ドレインよりも低いドーズ量（１×１０14個／cm2 程
度）のイオンを打ち込んでいる。
【００２５】その後の熱処理によって、ソースとしての
半導体領域１１およびドレインとしての半導体領域１２
が形成される（図６）。この際、熱処理によって、表面
が露出している半導体領域に、５nm程度の高さ（サイ
ズ）の突起（シリコン突起）１３が発生する。
【００２６】次に、半導体基板１の上に、ＣＶＤ法を使
用して、薄膜（例えば１５nm程度）の窒化シリコン膜１
４を堆積した後、その上に、ＣＶＤ法を使用して、例え
ば３０nm程度の酸化シリコン膜１５を堆積する。その
後、エッチバック法を使用して、平坦部の酸化シリコン
膜１５とその下部の窒化シリコン膜１４を取り除くこと
により、ゲート電極６の側壁にサイドウォールスペーサ
としての窒化シリコン膜１４と酸化シリコン膜１５を形
成する（図７）。
【００２７】その後、半導体基板１の上のｐ型のウエル
４に、ゲート電極６およびサイドウォールスペーサ（酸
化シリコン膜９、酸化シリコン膜１０、窒化シリコン膜
１４、酸化シリコン膜１５からなる側壁絶縁膜）などを
マスクとして、ヒ素などのｎ型の不純物をイオン注入法
を使用してイオン打ち込みする。この場合、ソースおよ
びドレインとしての半導体領域１１，１２を形成する領
域に、高ドーズイオンを打ち込んでおり、ソースおよび
ドレインとしての半導体領域１１，１２の抵抗を低減し
ている。
【００２８】その後、表面が露出している半導体領域で
あるソースとしての半導体領域１１およびドレインとし
ての半導体領域１２に熱酸化処理を選択的に行って、そ
の領域に酸化シリコン膜１６を形成する（図８）。
【００２９】この場合、熱処理によって、ウエル４など
にイオン打ち込みされた不純物の熱拡散が行われて、ソ
ースおよびドレインとしての半導体領域１１，１２が広
域化される。
【００３０】また、酸化シリコン膜１６を形成するため
の熱酸化処理の際のマスクとして、窒化シリコン膜７お
よびサイドウォールスペーサにおける窒化シリコン膜１
４が主要なマスクとして使用されている。
【００３１】次に、ゲート電極６の上の不要となった窒
化シリコン膜７を、選択エッチング技術を使用して取り
除く作業を行う（図９）。この場合、窒化シリコン膜７
の側壁に形成されている窒化シリコン膜１４は、いくら
かエッチングされるが、大部分はそのまま残留する。
【００３２】その後、半導体基板１の上に、２層目のゲ
ート電極（フローティングゲート）１７を形成する（図
１０）。この場合、半導体基板１の上に、ＣＶＤ法を使
用して、導電性の多結晶シリコン膜からなるゲート電極
１７を堆積する。その後、フォトリソグラフィ技術と選
択エッチング技術とを使用して、パターン化されたゲー
ト電極１７を形成する。
【００３３】２層目のゲート電極１７は、１層目のゲー
ト電極６と電気的に接続されている。また、２層目のゲ
ート電極１７は、１層目の電極６の幅よりも大きい幅と
して形成されており、ソースおよびドレインとしての半
導体領域１１，１２の表面に形成されている酸化シリコ
ン膜１６およびフィールド絶縁膜３の一部の上に延長さ
れている。
【００３４】次に、半導体基板１の上に、酸化シリコン
膜などからなる絶縁膜１８を形成した後、半導体基板１
の上に、ゲート電極（コントロールゲート）１９を形成
する（図１１）。この場合、絶縁膜１８は、酸化シリコ
ン膜と窒化シリコン膜などからなる多層構造の絶縁膜を
適用することができる。また、半導体基板１の上に、Ｃ
ＶＤ法を使用して、導電性の多結晶シリコン膜からなる
ゲート電極１９を堆積する。その後、フォトリソグラフ
ィ技術と選択エッチング技術とを使用して、パターン化
されたゲート電極１９を形成する。
【００３５】その後、半導体基板１の上に、酸化シリコ
ン膜などからなる絶縁膜２０を形成した後、半導体基板
１の上に、パッシベーション膜２１を形成することによ
り、本実施の形態の半導体集積回路装置の製造工程を終
了する（図１２）。
【００３６】この場合、設計仕様に応じて、絶縁膜２０
とパッシベーション膜２１との間に、配線層と層間絶縁
膜とからなる多層配線構造の配線層を形成する態様を適
用することができる。
【００３７】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、ゲート電極６の側壁に
サイドウォールスペーサを形成する際に、ゲート電極６
のエッジと半導体基板１の上のウエル４などの半導体領
域とを熱酸化して、その領域に酸化シリコン膜９を形成
している。
【００３８】したがって、ゲート電極６のエッジ下のゲ
ート絶縁膜としての酸化シリコン膜５が横方向からエッ
チングされて、その領域に隙間８が形成されていても、
酸化シリコン膜９によって、その隙間８を埋め込むこと
ができる。
【００３９】また、サイドウォールスペーサの構成要素
として窒化シリコン膜１４を備えている場合において
も、その窒化シリコン膜１４とゲート電極６のエッジと
の間に酸化シリコン膜９を形成していることにより、サ
イドウォールスペーサとしての窒化シリコン膜１４がゲ
ート電極６のエッジおよびゲート絶縁膜としての酸化シ
リコン膜５から離散された状態となるので、その領域の
絶縁性が低減化するのを防止することができる。
【００４０】本実施の形態の半導体集積回路装置および
その製造方法によれば、ゲート電極６の側壁にサイドウ
ォールスペーサを形成する際に、ゲート電極６のエッジ
と半導体基板１の上のウエル４などの半導体領域とを熱
酸化して、その領域に酸化シリコン膜９を形成してい
る。
【００４１】したがって、半導体基板１の上のウエル４
などの半導体領域に、不純物のイオン注入法と熱処理を
使用して、ソースおよびドレインとしての半導体領域１
１，１２を形成する際に、熱処理によって、表面が露出
している半導体領域に、突起１３が発生するけれども、
その突起１３をゲート電極６のエッジおよびその下部の
半導体領域に形成されている酸化シリコン膜９の外側に
発生させる状態とすることができることにより、その突
起１３をゲート電極６のエッジの下部から離散した領域
の半導体領域に発生させる状態とすることができる。
【００４２】したがって、本実施の形態の半導体集積回
路装置およびその製造方法によれば、ゲート電極６の側
壁にサイドウォールスペーサを形成する際に、ゲート電
極６のエッジと半導体基板１の上のウエル４などの半導
体領域とを熱酸化して、その領域に酸化シリコン膜９を
形成していることにより、酸化シリコン膜９を用いてゲ
ート電極６のエッジにおける隙間８を埋め込んで隙間８
をなくしたり、サイドウォールスペーサの構成要素とし
ての窒化シリコン膜１４をゲート電極６のエッジから離
散された状態に配置できたり、突起１３をゲート電極６
のエッジの下部から離散した領域の半導体領域に発生さ
せる状態とすることができる。
【００４３】その結果、半導体基板１などの半導体領域
とゲート電極６との間の絶縁性が優れたものとなること
によって、その領域でのリーク電流が発生するなどの不
要な現象を防止できるので、高性能でしかも高信頼度の
サイドウォールスペーサを備えているゲート電極を有す
る半導体集積回路装置を高製造歩留りをもって製造する
ことができる。
【００４４】（実施の形態２）前述した実施の形態１の
半導体集積回路装置の製造方法において、突起１３をゲ
ート電極６のエッジから水平方向にずらすことによっ
て、高性能でしかも高信頼度の半導体集積回路装置を製
造することができたが、他の態様として、突起１３をゲ
ート電極６のエッジから下（垂直）方向にずらすことに
よって、高性能でしかも高信頼度の半導体集積回路装置
を製造することができる。
【００４５】本実施の形態の半導体集積回路装置の製造
方法は、突起１３をゲート電極６のエッジから下方向に
ずらすための製造方法であり、図１３〜図１６を用い
て、説明する。
【００４６】まず、図１３に示すように、前述した実施
の形態１の製造方法と同様に、半導体基板１の上に、Ｃ
ＶＤ法を使用して、導電性の多結晶シリコン膜からなる
ゲート電極（フローティングゲート）６を堆積する。次
に、ＣＶＤ法を使用して、ゲート電極６の上に窒化シリ
コン膜７を堆積する。その後、フォトリソグラフィ技術
と選択エッチング技術とを使用して、パターン化された
窒化シリコン膜７を形成した後、パターン化された窒化
シリコン膜７をエッチング用マスクとして用いて、選択
エッチングを使用して、パターン化されたゲート電極６
を形成する（図１３）。
【００４７】この場合、選択エッチング技術を使用し
て、ゲート電極６のパターン化を行う際に、表面が露出
している酸化シリコン膜５の表層部もエッチングされる
場合があり、薄膜の酸化シリコン膜５ａとなる場合があ
る。
【００４８】次に、熱酸化処理を使用して、半導体基板
１の上のウエル４などの半導体領域を熱酸化して、熱酸
化されない半導体領域に後製造工程によって発生する突
起１３の高さ（５nm）の２倍以上の膜厚の酸化シリコン
膜２２を形成する（図１４）。
【００４９】その後、選択エッチング技術を使用して、
酸化シリコン膜２２を取り除く作業を行う（図１５）。
この場合、ゲート電極６のエッジの下のゲート絶縁膜と
しての酸化シリコン膜５が削れて、隙間８が形成され
る。また、ゲート電極６のエッジの下部から酸化シリコ
ン膜２２の膜厚に対応する深さの溝がウエル４の表面に
形成される。
【００５０】次に、前述した実施の形態１の製造工程と
同様な製造工程を使用して、酸化シリコン膜によって、
隙間８を埋め込むために、熱酸化処理を使用して、半導
体基板１の上のウエル４などの半導体領域とゲート電極
６のエッジを熱酸化して、その領域に、ゲート絶縁膜と
しての酸化シリコン膜５の膜厚（例えば１０nm）以上の
膜厚（例えば１５nm）の酸化シリコン膜９を形成する。
【００５１】その後、前述した実施の形態１の製造工程
と同様な製造工程を使用して、半導体基板１の上のｐ型
のウエル４に、ゲート電極６などをマスクとして、リン
などのｎ型の不純物をイオン注入法を使用してイオン打
ち込みする。その後、熱処理を行って、ソースとしての
半導体領域１１およびドレインとしての半導体領域１２
を形成する（図１６）。この場合、熱処理によって、表
面が露出している半導体領域に、突起１３が発生する。
【００５２】この場合、ゲート電極６のエッジの下部か
ら酸化シリコン膜２２の膜厚（突起１３の高さの２倍以
上の膜厚）に対応する深さの溝がウエル４の表面に形成
されていることにより、高さが５nm程度の突起１３が発
生しても、その突起１３の先端がゲート絶縁膜としての
酸化シリコン膜５の下面よりも下部に位置させることが
できる。
【００５３】したがって、本実施の形態の半導体集積回
路およびその製造方法によれば、突起１３が形成されて
も、その突起１３とゲート電極６との電気的な接続が防
止できることにより、ソースおよびドレインとしての半
導体領域１１，１２とゲート電極６との間に電気的な接
続が防止できるので、リーク電流などが防止できる。そ
の結果、高性能でしかも高信頼度の半導体集積回路装置
を高製造歩留りをもって製造することができる。
【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５５】例えば、本発明の半導体集積回路装置およ
びその製造方法は、サイドウォールスペーサを備えてい
るゲート電極を有するＡＮＤ型ＦＬＡＳＨメモリを備え
ている半導体集積回路装置およびその製造方法以外に、
サイドウォールスペーサを備えているゲート電極を有す
るＥＥＰＲＯＭまたはＥＰＲＯＭを備えている半導体集
積回路装置およびその製造方法に適用できる。
【００５６】また、本発明の半導体集積回路装置および
その製造方法は、ＭＯＳＦＥＴを形成している半導体基
板をＳＯＩ（Silicon on Insulator）基板などの基板に
変更することができ、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴお
よびＢｉＣＭＯＳＦＥＴなどの種々の半導体素子を組み
合わせた態様の半導体集積回路装置およびその製造方法
とすることができる。
【００５７】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤ
ＲＡＭまたはＳＲＡＭ（Static Random Access Memory
）などのメモリ系またはロジック系などの種々の半導
体集積回路装置およびその製造方法に適用できる。
【００５８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５９】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、ゲート電極の側壁にサイドウ
ォールスペーサを形成する際に、ゲート電極のエッジと
半導体基板（基板）の上のウエルなどの半導体領域とを
熱酸化して、その領域に酸化シリコン膜を形成してい
る。
【００６０】したがって、ゲート電極のエッジ下の酸化
シリコン膜（ゲート絶縁膜）が横方向からエッチングさ
れて、その領域に隙間が形成されていても、酸化シリコ
ン膜によって、その隙間を埋め込むことができる。
【００６１】また、サイドウォールスペーサの構成要素
として窒化シリコン膜を備えている場合においても、そ
の窒化シリコン膜とゲート電極のエッジとの間に酸化シ
リコン膜を形成していることにより、サイドウォールス
ペーサとしての窒化シリコン膜がゲート電極のエッジお
よびゲート絶縁膜としての酸化シリコン膜から離散され
た状態となるので、その領域の絶縁性が低減化するのを
防止することができる。
【００６２】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、ゲート電極の側壁にサイドウ
ォールスペーサを形成する際に、ゲート電極のエッジと
半導体基板の上のウエルなどの半導体領域とを熱酸化し
て、その領域に酸化シリコン膜を形成している。
【００６３】したがって、半導体基板の上のウエルなど
の半導体領域に、不純物のイオン注入法と熱処理を使用
して、ソースおよびドレインとしての半導体領域を形成
する際に、熱処理によって、表面が露出している半導体
領域に、突起が発生するが、その突起をゲート電極のエ
ッジおよびその下部の半導体領域に形成されている酸化
シリコン膜の外側に発生させる状態とすることができる
ことにより、その突起をゲート電極のエッジの下部から
離散した領域の半導体領域に発生させる状態とすること
ができる。
【００６４】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、ゲート電極の側壁にサイドウ
ォールスペーサを形成する際に、ゲート電極のエッジと
半導体基板の上のウエルなどの半導体領域とを熱酸化し
て、その領域に酸化シリコン膜を形成していることによ
り、その酸化シリコン膜を用いてゲート電極のエッジに
おける隙間を埋め込んで隙間をなくしたり、サイドウォ
ールスペーサの構成要素としての窒化シリコン膜をゲー
ト電極のエッジから離散された状態に配置できたり、突
起をゲート電極のエッジの下部から離散した領域の半導
体領域に発生させる状態とすることができる。
【００６５】その結果、半導体基板などの半導体領域と
ゲート電極との間の絶縁性が優れたものとなることによ
って、その領域でのリーク電流が発生するなどの不要な
現象を防止できるので、高性能でしかも高信頼度のサイ
ドウォールスペーサを備えているゲート電極を有する半
導体集積回路装置を高製造歩留りをもって製造すること
ができる。
【００６６】（４）．本発明の半導体集積回路装置およ
びその製造方法によれば、突起をゲート電極のエッジか
ら水平方向にずらすことによって、高性能でしかも高信
頼度の半導体集積回路装置を製造することができる。ま
た、突起をゲート電極のエッジから下（垂直）方向にず
らすことによって、高性能でしかも高信頼度の半導体集
積回路装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す概略断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す概略断面図である。
【図１６】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す概略断面図である。
【符号の説明】
１ 半導体基板（基板） ２ ウエル ３ フィールド絶縁膜 ４ ウエル ５ 酸化シリコン膜（ゲート絶縁膜） ５ａ 酸化シリコン膜（ゲート絶縁膜） ６ ゲート電極 ７ 窒化シリコン膜 ８ 隙間 ９ 酸化シリコン膜 １０ 酸化シリコン膜 １１ 半導体領域 １２ 半導体領域 １３ 突起 １４ 窒化シリコン膜 １５ 酸化シリコン膜 １６ 酸化シリコン膜 １７ ゲート電極 １８ 絶縁膜 １９ ゲート電極 ２０ 絶縁膜 ２１ パッシベーション膜 ２２ 酸化シリコン膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ゲート絶縁膜の上のゲート電極の側壁に
    サイドウォールスペーサを有し、前記サイドウォールス
    ペーサは、前記ゲート電極のエッジおよびそのエッジの
    下部の半導体領域を熱酸化して形成されている酸化シリ
    コン膜と、前記酸化シリコン膜の側壁に形成されている
    窒化シリコン膜と、前記窒化シリコン膜の側壁に形成さ
    れている酸化シリコン膜とを有することを特徴とする半
    導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記ゲート電極のエッジの下部から水平方向また
    は垂直方向に離散した領域の前記半導体領域に突起が発
    生していることを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記ゲート電極のエッジおよびそのエッジの下部
    の半導体領域を熱酸化して形成されている酸化シリコン
    膜の側壁に、ＣＶＤ法を使用して形成されている酸化シ
    リコン膜を備えており、ＣＶＤ法を使用して形成されて
    いる前記酸化シリコン膜の側壁に前記窒化シリコン膜が
    形成されていることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
    導体集積回路装置であって、前記ゲート電極に電気的に
    接続されている２層目のゲート電極を有し、前記２層目
    のゲート電極は、ソースおよびドレインとしての半導体
    領域の上に形成されている酸化シリコン膜の上に延長さ
    れていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
    導体集積回路装置であって、前記ゲート電極は、ＡＮＤ
    型ＦＬＡＳＨメモリなどのメモリ系のＭＯＳＦＥＴのゲ
    ート電極として適用されていることを特徴とする半導体
    集積回路装置。
  6. 【請求項６】 請求項１〜４のいずれか１項に記載の半
    導体集積回路装置であって、前記ゲート電極は、ＡＮＤ
    型ＦＬＡＳＨメモリのメモリセルを構成するＭＯＳＦＥ
    Ｔのゲート電極として適用されていることを特徴とする
    半導体集積回路装置。
  7. 【請求項７】 基板の上に、酸化シリコン膜などのゲー
    ト絶縁膜を形成した後、前記基板の上に、ゲート電極と
    その上に窒化シリコン膜を堆積した後、パターン化され
    た窒化シリコン膜とパターン化されたゲート電極とを形
    成する工程と、 熱酸化処理を使用して、前記ゲート電極のエッジと前記
    基板の半導体領域に、前記ゲート絶縁膜の膜厚以上の膜
    厚の酸化シリコン膜を形成する工程と、 イオン注入法を使用して、前記基板に、不純物をイオン
    打ち込みした後、熱処理を行って、前記基板にソースお
    よびドレインとしての半導体領域を形成する工程と、 前記ゲート電極の側壁に、ＣＶＤ法を使用して、サイド
    ウォールスペーサとしての窒化シリコン膜とその窒化シ
    リコン膜の側壁に酸化シリコン膜を形成する工程と、 前記サイドウォールスペーサとしての前記窒化シリコン
    膜をマスクとして用いて、熱酸化処理を使用して、ソー
    スおよびドレインとしての前記半導体領域の表面に酸化
    シリコン膜を形成する工程とを有することを特徴とする
    半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、パターン化された前記窒化シリコン膜
    とパターン化された前記ゲート電極とを形成する工程
    と、前記ゲート電極のエッジと前記基板に、前記酸化シ
    リコン膜を形成する工程との間に、熱酸化処理を使用し
    て、前記基板の半導体領域を熱酸化して、熱酸化されな
    い前記半導体領域に後製造工程によって発生する突起の
    高さの２倍以上の膜厚の酸化シリコン膜を形成した後、
    選択エッチング技術を使用して、その酸化シリコン膜を
    取り除く作業を行う工程を有することを特徴とする半導
    体集積回路装置の製造方法。
  9. 【請求項９】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記ゲート電極のエッジと前記基板
    に、前記酸化シリコン膜を形成する工程と、前記基板に
    ソースおよびドレインとしての前記半導体領域を形成す
    る工程との間に、ＣＶＤ法を使用して、前記ゲート電極
    の側壁に、酸化シリコン膜を形成する工程を有すること
    を特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項７、８または９記載の製造方法
    を用いてＡＮＤ型ＦＬＡＳＨメモリを製造することを特
    徴とする半導体集積回路装置の製造方法。
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US6703669B1 (en) 1999-11-18 2004-03-09 Kabushiki Kaisha Toshiba Semiconductor device having serially connected memory cell transistors provided between two current terminals

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