JPH08316304A - 素子分離方法 - Google Patents

素子分離方法

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JPH08316304A
JPH08316304A JP8112621A JP11262196A JPH08316304A JP H08316304 A JPH08316304 A JP H08316304A JP 8112621 A JP8112621 A JP 8112621A JP 11262196 A JP11262196 A JP 11262196A JP H08316304 A JPH08316304 A JP H08316304A
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Won-Cheol Hong
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Abstract

(57)【要約】 【課題】 半導体素子の素子分離方法を提供する。 【解決手段】 半導体基板２１を活性領域と非活性領域
に限定するためにフィールド酸化膜２３を前記非活性領
域に形成する段階、活性領域に拡散層を形成する段階、
拡散層が形成されている半導体基板２１の全面に拡散層
と部分的に接続する配線層を形成する段階、配線層上に
拡散層の一部と拡散層と隣接するフィールド酸化膜２３
の縁部を覆う形の感光膜パターンを形成する段階、感光
膜パターンを利用して前記配線層をパタニングすること
によりランディングパッド２９を形成する段階及びラン
ディングパッド２９が形成されている結果物の全面に第
１チャンネル停止不純物３１を注入することによりフィ
ールド酸化膜２３の下の半導体基板２１に第１チャンネ
ル停止不純物層３３を形成する段階を含む。従って、半
導体素子の漏れ電流特性とリフレッシュ特性を向上さ
せ、追加のフォト工程に因して工程が複雑になることを
防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に漏れ電流特性とリフレッシュ特性を向上
させ、半導体素子の製造工程を単純化しうる素子分離方
法に関する。
【０００２】
【従来の技術】高集積半導体装置の製造において素子間
の分離は必須的であり、様々の素子分離方法が使用され
ている。半導体装置の製造に使用される素子分離方法と
してはロコス（Local Oxidation of Silicon、以下LOCO
S と称する）技術、変形されたLOCOS 技術及びトレンチ
（trench）技術等が利用されている。
【０００３】前記した素子分離方法には、素子分離特性
を強化するためのチャンネル停止不純物層を形成する段
階が含めるが、このようなチャンネル停止不純物層は場
合によって素子特性に悪い影響を与える。特に、LOCOS
技術や変形されたLOCOS 技術を使用して素子分離をする
場合集積度の増加によりさらに激しい問題をもたらす。
【０００４】図１及び図２は従来のLOCOS 技術による素
子分離方法を説明するために示した断面図である。部材
番号１は半導体基板を、３はパッド酸化膜を、５はシリ
コン窒化膜パターンを、７はチャンネル停止不純物を、
９はチャンネル停止不純物層を、１１はフィールド酸化
膜を、そして１３は拡散層を示す。
【０００５】図１は半導体基板１上にシリコン窒化膜パ
ターン５を形成し、チャンネル停止不純物を注入する段
階を示す。半導体基板１にパッド酸化膜３及びシリコン
窒化膜を連続で形成した後、前記シリコン窒化膜を蝕刻
することにより前記半導体基板１を活性領域及び非活性
領域に限定するシリコン窒化膜パターン５を形成する。
【０００６】次いで、前記シリコン窒化膜パターン５に
より保護されない半導体基板（即ち、非活性領域）にチ
ャンネル停止不純物７を注入してチャンネル停止不純物
層９を形成する。図２は前記非活性領域にフィールド酸
化膜１１を形成する段階を示す。チャンネル停止不純物
層９が形成されている前記非活性領域の半導体基板を酸
化してフィールド酸化膜１１を形成した後、前記シリコ
ン窒化膜パターン５及び前記パッド酸化膜３を除去す
る。
【０００７】ところが、前記フィールド酸化膜１１を成
長させる工程は１０００℃ほどの高温で実施する酸化工
程であるので、半導体基板の非活性領域に形成されてい
る前記チャンネル停止不純物層９は活性領域にまで広く
拡散されることが発生する。特に、前記活性領域にｎチ
ャンネルトランジスターを形成する場合には前記チャン
ネル停止不純物でホウ素（Ｂ）が使用されるが、前記フ
ィールド酸化膜１１が形成される間前記ホウ素は前記フ
ィールド酸化膜１１に移動する性質を有している。この
ような移動により結果的に前記チャンネル停止不純物層
の不純物濃度は低くなる。従って、高集積半導体装置で
の素子分離特性を強化するためには高濃度のチャンネル
停止不純物層が要求される。
【０００８】しかし、このように高濃度で形成されたチ
ャンネル停止不純物層は活性領域に形成される拡散層と
合って近傍に高い電界を形成するが、このような高い電
界は半導体装置の漏れ電流を増加させる原因となり素子
のリフレッシュ（Refrash ）特性を低下させる。従っ
て、このような問題を解決するために、フィールド酸化
膜の形成後に低濃度のチャンネル停止不純物を高エネル
ギーで非活性領域に注入する方法が提案された。
【０００９】しかし、この方法は低濃度のチャンネル停
止不純物が注入される領域を限定するための写真蝕刻工
程を追加で実施しなけれならないという問題点がある。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は漏れ電流特性とリフレッシュ特性を向上させて工程を
単純化しうる素子分離方法を提供することにある。
【００１１】
【課題を解決するための手段】前記本発明の目的を達成
するために、半導体基板を活性領域と非活性領域に限定
するためにフィールド酸化膜を前記非活性領域に形成す
る段階と、前記活性領域に拡散層を形成する段階と、前
記拡散層が形成されている半導体基板の全面に前記拡散
層と部分的に接続する配線層を形成する段階と、前記配
線層上に前記拡散層の一部と前記拡散層と隣接するフィ
ールド酸化膜の縁部を覆う形の感光膜パターンを形成す
る段階と、前記感光膜パターンを利用して前記配線層を
パタニングすることによりランディングパッドを形成す
る段階と、前記ランディングパッドが形成されている結
果物の全面に第１チャンネル停止不純物を注入すること
により前記フィールド酸化膜の下の前記半導体基板に第
１チャンネル停止不純物層を形成する段階を含む素子分
離方法が提供される。
【００１２】望ましくは、前記第１チャンネル停止不純
物を注入する前に、前記感光膜パターンを除去する段階
をさらに含み、前記感光膜パターンを除去した後、前記
ランディングパッドが形成されている結果物の全面に絶
縁膜を形成する段階及び前記絶縁膜を異方性蝕刻するこ
とにより前記ランディングパッドの側壁にスペーサを形
成する段階がさらに含める。
【００１３】また、前記フィールド酸化膜を形成する段
階の前に、前記非活性領域に第２チャンネル停止不純物
を注入して第２チャンネル停止不純物層を形成する段階
をさらに含み、前記第２チャンネル停止不純物の濃度は
前記第１チャンネル停止不純物の濃度より低いことが望
ましい。本発明の一態様によれば、半導体基板を活性領
域と非活性領域に限定するためにフィールド酸化膜を前
記非活性領域に形成する段階と、前記メモリセルアレー
部の活性領域に第１導電形の第１拡散層を形成する段階
と、前記第１拡散層が形成されている半導体基板の全面
に前記第１拡散層と部分的に接続する配線層を形成する
段階と、前記配線層上に、前記第１拡散層の一部と前記
第１拡散層と隣接するフィールド酸化膜の縁部を覆う形
の第１感光膜パターン及び前記メモリセルアレー部を取
囲む周辺回路部の中第１導電形の第２拡散層が形成され
る部分を覆う形の第２感光膜パターを形成する段階と、
前記第１及び第２感光膜パターンを利用して前記配線層
をパタニングすることにより前記第１拡散層の一部と前
記第１拡散層と隣接するフィールド酸化膜の縁部を覆う
形のランディングパッド及び前記第１導電形の第２拡散
層が形成される部分を覆う形のブロッキング層を形成す
る段階と、前記ランディングパッド及びブロッキング層
が形成されている結果物の全面に第２導電形のチャンネ
ル停止不純物を注入する段階を含む素子分離方法を提供
する。
【００１４】前記第１及び第２拡散層はＰ形不純物をド
ーピングして形成し、前記チャンネル停止不純物はＮ形
不純物であることが望ましい。また、前記チャンネル停
止不純物を注入する前に前記感光膜パターンを除去する
段階をさらに含むことが望ましい。本発明の他の態様に
よれば、半導体基板を活性領域と非活性領域に限定する
ためにフィールド酸化膜を前記非活性領域に形成する段
階と、前記メモリセルアレー部の活性領域に拡散層を形
成する段階と、前記拡散層が形成されている半導体基板
の全面に前記拡散層と部分的に接続する配線層を形成す
る段階と、前記配線層上に、前記拡散層の一部と前記拡
散層と隣接するフィールド酸化膜の縁部を覆う形の第１
感光膜パターン及び前記メモリセルアレー部を取囲む周
辺回路部を覆う第２感光膜パターを形成する段階と、前
記第１及び第２感光膜パターンを利用して前記配線層を
パタニングすることにより前記拡散層の一部と前記拡散
層と隣接するフィールド酸化膜の縁部を覆う形のランデ
ィングパッド及び前記周辺回路部を覆う形のブロッキン
グ層を形成する段階と、前記ランディングパッド及びブ
ロッキング層が形成されている結果物の全面にチャンネ
ル停止不純物を注入する段階を含む素子分離方法が提供
される。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。
【００１６】（第１実施例）図３乃至図５及び図６乃至
図８は本発明による素子分離方法の第１実施例を説明す
るための断面図であって、図３乃至図５はワードライン
（即ちゲート電極）方向に沿って見た断面図であり、図
６乃至図８はワードラインの垂直方向に沿って見た断面
図である。
【００１７】部材番号２１は半導体基板を、２３はフィ
ールド酸化膜を、２５はゲート電極を、２７はゲート電
極保護膜を、２９はランディングパッドを、３１はチャ
ンネル停止不純物の注入を、３３はチャンネル停止不純
物層を各々示す。図３と図６はフィールド酸化膜２３及
びゲート電極２５を形成する段階を示したものである。
半導体基板２１の非活性領域にフィールド酸化膜２３が
形成され、ゲート電極２５とゲート電極保護膜２７が順
次に形成される。
【００１８】この際、前記フィールド酸化膜２３は通常
のLOCOS 方式により形成される。図４及び図７はランデ
ィングパッド２９を形成する段階を示したものである。
前記フィールド酸化膜２３及びゲート電極２５が形成さ
れた半導体基板２１上に配線層（図示せず）を形成し、
前記配線層上に感光膜パターン（図示せず）を形成した
後、前記感光膜パターンを利用して前記配線層を蝕刻す
ることによりランディングパッド２９を形成する。
【００１９】ランディングパッドは、拡散層と配線層の
間に形成されるので、半導体素子の集積度が増加すると
共に表面がさらに粗くなる場合、ゲート電極の間の拡散
層（例えば、ソース、ドレイン等）に配線層（例えば、
ビットライン等）を容易に接続させうる。前記ランディ
ングパッド２９と拡散層（図示せず）を接続させるため
のコンタクトホールを写真蝕刻工程で形成する場合、集
積化と共に、ゲート電極のピッチが小さくなることによ
り前記コンタクトホールの形成のためのマスクのミスア
ラインメントによる接続失敗が多く発生する。
【００２０】しかし、本発明ではSAC （Self Align Con
tact）方法で前記コンタクトホールを通して拡散層と連
結されるランディングパッドを形成した後前記ランディ
ングパッドに配線層を接続させることによりマスクのミ
スアラインメントによる接続失敗を防止しうる。本発明
による前記ランディングパッド２９は拡散層（図示せ
ず）と接続され、前記拡散層の一部と前記拡散層に隣接
したフィールド酸化膜２３の縁部を覆う形で形成され
る。
【００２１】図５と図８はチャンネル停止不純物層３３
を形成する段階を示したものである。前記ランディング
パッド２９が形成されている結果物の基板の全面にチャ
ンネル停止不純物３１を注入することにより前記フィー
ルド酸化膜２３の下部の半導体基板にチャンネル停止不
純物層３３が形成される。この際、前記チャンネル停止
不純物３１を注入する方法として次の３つの方法が可能
である。
【００２２】第１、チャンネル停止不純物をブロッキン
グする役割を強化するために前記感光膜パターンを除去
しない状態でチャンネル停止不純物を注入する。 第２、前記感光膜パターンを除去した後チャンネル停止
不純物を注入する。 第３、前記感光膜パターンを除去した後基板の全面に絶
縁膜を形成し、この絶縁膜を異方性蝕刻して前記ランデ
ィングパッドの側壁にスペーサ（図示せず）を形成する
ことにより前記フィールド酸化膜２３上に形成されてい
るランディングパッドとランディングパッドの間の間隔
を狭くした後、チャンネル停止不純物を注入する。この
方法によればチャンネル停止不純物層のプロファイルを
さらに向上させうる。
【００２３】従って、本発明による素子分離方法によれ
ば、第１、フィールド酸化膜２３の形成段階のように高
温の熱処理が要求される段階が終わった後に前記チャン
ネル停止不純物３１を注入するので不純物の濃度を高濃
度にしなくても良く、従来の方法に比べて前記チャンネ
ル停止不純物層の不純物濃度を正確に調節しうる。第
２、前記チャンネル停止不純物層３３がフィールド酸化
膜２３の中間部分の下の半導体基板２１にのみ形成され
て前記チャンネル停止不純物層３３が活性領域に形成さ
れる拡散層と会う確率が少ないので、漏れ電流特性とリ
フレッシュ特性を向上させうる。第３、前記チャンネル
停止不純物３１が注入される領域を限定するための写真
蝕刻工程を追加で実施しなくても良いので工程を単純化
しうる。
【００２４】（第２実施例）図９乃至図１１は本発明に
よる素子分離方法の第２実施例を説明するために示した
断面図である。部材番号４１は半導体基板を、４３はパ
ッド酸化膜を、４５はシリコン窒化膜パターンを、４７
は第１チャンネル停止不純物の注入を、４９は第１チャ
ンネル停止不純物層を、５１はフィールド酸化膜を、５
３はランディングパッドを、５５は第２チャンネル停止
不純物の注入を、５７は第２チャンネル停止不純物層を
各々示す。
【００２５】まず、図９は第１チャンネル停止不純物層
４９を形成する段階を示したものである。半導体基板４
１の表面にパッド酸化膜４３及びシリコン窒化膜（図示
せず、以降の工程によりシリコン窒化膜パターン４５と
なる）を連続的に形成し、写真蝕刻工程を進行して非活
性領域の前記シリコン窒化膜を除去することにより活性
領域の半導体基板を覆う形のシリコン窒化膜パターン４
５を形成する。次いで、前記シリコン窒化膜パターン４
５をイオン注入マスクとして第１チャンネル停止不純物
４７を注入することにより非活性領域に第１チャンネル
停止不純物層４９を形成する。
【００２６】図１０は通常の酸化工程により前記非活性
領域に形成されたフィールド酸化膜５１を示している。
図１１は前記フィールド酸化膜５１の下部の半導体基板
に第２チャンネル停止不純物層５７が形成されているこ
とを示している。前記第２チャンネル停止不純物層５７
を前述した第１実施例で説明した方法（図４及び図５参
照）で形成する。この際、前記第１チャンネル停止不純
物４７の濃度は前記第２チャンネル停止不純物５５の濃
度より低い。
【００２７】従って、本発明の第２実施例による素子分
離方法では、フィールド酸化膜５１の形成の前に第１チ
ャンネル停止不純物４７を注入し、ランディングパッド
５３の形成後に第２チャンネル停止不純物５５を注入し
て前記フィールド酸化膜５１の下部の半導体基板に階段
形のチャンネル停止不純物層を形成することにより素子
の漏れ電流特性とリフレッシュ特性を向上させうる。
【００２８】（第３実施例）図１２は本発明による素子
分離方法の第３実施例を説明するために示した断面図で
ある。Ａは第１導電形（例えば、Ｎ形ソース／ドレイン
を有するトランジスター）の拡散層が形成されるメモリ
セルアレー部を、Ｂは第２導電形（前記第１導電形と反
対の不純物形、例えばＰ形ソース／ドレインを有するト
ランジスター）の拡散層が形成される第１周辺回路部
を、Ｃは前記メモリセルアレー部のような第１導電形の
拡散層が形成される第２周辺回路部を示す。
【００２９】部材番号６１は半導体基板を、６３はフィ
ールド酸化膜を、６５は拡散層を、６７はゲート絶縁膜
を、６９はゲート電極を、７１はキャッピング酸化膜
を、７３はスペーサ用酸化膜を、７５はランディングパ
ッドを、７６はブロッキング層を、７７はチャンネル停
止不純物の注入を、７９はチャンネル停止不純物層を示
す。
【００３０】まず、メモリセルアレー部と周辺回路部全
体に掛けてチャンネル停止不純物が注入された従来の方
式を説明する。この際、従来の方式の説明のために前記
図１２を参照する。メモリセルアレー部Ａの素子分離特
性を強化するのために、ホウ素をチャンネル停止不純物
に注入する場合、このチャンネル停止不純物はメモリセ
ルアレー部Ａだけでなく第１周辺回路部Ｂと第２周辺回
路部Ｃにも注入された。これは第１周辺回路部Ｂと第２
周辺回路部Ｃに前記チャンネル停止不純物を防ぐための
ブロッキング層が形成されなかったからである。
【００３１】フィールド酸化膜６３とゲート電極６９が
形成されている前記第１周辺回路部Ｂと第２周辺回路部
Ｃには酸化膜７３のみがある。前記酸化膜７３の厚さは
周辺回路領域に形成される素子の大きさにより決定さ
れ、その厚さを任意に厚くできない。従って、メモリセ
ルアレー部のランディングパッドを形成した後素子分離
特性を強化するためのチャンネル停止不純物を注入する
時、ランディングパッドのない周辺回路領域ではフィー
ルド酸化膜６３の縁部Ａにもチャンネル停止不純物が注
入された。これは、フィールド酸化膜６３の縁部上の前
記酸化膜７３の厚さは他の部分の厚さより薄いからであ
る。
【００３２】従って、これを防止するためには、メモリ
セルアレー部にのみチャンネル停止不純物を注入するこ
とが望ましい。このための方法としては、第１、チャン
ネル停止不純物が注入される時素子特性が悪化されうる
領域、例えば第２周辺回路部に絶縁膜を厚く形成する方
法と、第２、周辺回路部上に感光膜パターンを形成した
後メモリセルアレー部にのみチャンネル停止不純物を注
入する方法等がある。
【００３３】しかし、このような方法等も前記絶縁膜パ
ターン及び感光膜パターンを形成するために写真蝕刻工
程が追加されるべき問題点が発生する。従って、本実施
例ではメモリセルアレー部にランディングパッド７５を
形成すると共に周辺回路部にブロッキング層７６を形成
した。即ち、前記ブロッキング層７６は前記ランディン
グパッド７５を構成する物質と同じ物質で、前記ランデ
ィングパッド７５の形成のための写真蝕刻工程時形成さ
れる。この際、前記ブロッキング層７６はチャンネル停
止不純物の注入により素子特性が悪化されうる領域、例
えば前記第２周辺回路部Ｃにのみ形成される。
【００３４】図１２を参照すればメモリセルアレー部
Ａ、第１周辺回路部Ｂ及び第２周辺回路部Ｃにフィール
ド酸化膜６３を形成した後に前記メモリセルアレー部Ａ
には第１導電形の拡散層６５を、前記第１周辺回路部Ｂ
と第２周辺回路部Ｃにはゲート電極６９を形成する。次
いで、前記拡散層６５及びゲート電極６９が形成されて
いる半導体基板６１の全面に配線層（図示せず）を形成
し、この配線層上に前記拡散層６５の一部と前記拡散層
と隣接するフィールド酸化膜６３の縁部を覆う形の第１
感光膜パターン（図示せず）と前記第２周辺回路部Ｃを
覆う形の第２感光膜パターン（図示せず）を形成する。
【００３５】引続き、前記第１及び第２感光膜パターン
を利用した写真蝕刻工程で前記配線層をパタニングする
ことによりメモリセルアレー部にはランディングパッド
７５を形成し、周辺回路部にはブロッキング層７６を形
成する。次いで、前記ランディングパッド７５及びブロ
ッキング層７６が形成されている結果物の基板の全面に
第２導電形のチャンネル停止不純物７７を注入すること
により前記メモリセルアレー部Ａではフィールド酸化膜
６３の下部の半導体基板にチャンネル停止不純物層７９
が形成される。
【００３６】この際、前記第１周辺回路部Ｂは前記チャ
ンネル停止不純物層７９と同じ導電形の拡散層（即ち、
第２導電形の拡散層）が形成される領域であるので、チ
ャンネル停止不純物７７が注入されても第１周辺回路部
を構成する素子の特性には影響を与えない。前記チャン
ネル停止不純物７７を注入する前に前記感光膜パターン
を除去する段階を追加しうる。
【００３７】従って、本発明の第３実施例による素子分
離方法は、メモリセルアレー部Ａにランディングパッド
７５を形成する時前記メモリセルアレー部Ａに注入され
るチャンネル停止不純物により素子特性が悪化されうる
第２周辺回路部Ｃにはブロッキング層７１３を形成する
ことにより工程を単純化しうる。
【００３８】（第４実施例）図１３は本発明による素子
分離方法の第４実施例を説明するために示した断面図で
ある。Ａは第１導電形（例えば、Ｎ形ソース／ドレイン
を有するトランジスター）の拡散層が形成されるメモリ
セルアレー部を、Ｂは前記メモリセルアレー部のような
第１導電形の拡散層が形成される第１周辺回路部を、Ｃ
は第２導電形（前記第１導電形と反対の不純物形、例え
ばＰ形ソース／ドレインを有するトランジスター）の拡
散層が形成される第２周辺回路部を示す。
【００３９】部材番号８１は半導体基板を、８３はフィ
ールド酸化膜を、８５は拡散層を、８７はゲート絶縁膜
を、８９はゲート電極を、９１はキャッピング酸化膜
を、９３はスペーサ用酸化膜を、９５はランディングパ
ッドを、９６はブロッキング層を、９７はチャンネル停
止不純物の注入を、９９はチャンネル停止不純物層を示
す。
【００４０】前記第３実施例ではメモリセルアレー部に
ランディングパッド（図１２の７５）を形成する時第２
周辺回路部にブロッキング層（図１２の７６）を形成し
たが本実施例では全ての周辺回路部、例えば第１周辺回
路部と第２周辺回路部にブロッキング層９６を形成し
た。
【００４１】
【発明の効果】従って、本発明による素子分離方法はラ
ンディングパッドを利用して非活性領域に局部的にチャ
ンネル停止不純物を注入することにより素子の漏れ電流
特性とリフレッシュ特性を向上させると共に工程を単純
化しうる。以上、実施例を通して本発明を具体的に説明
したが、本発明はこれに限定されなく、本発明の技術的
思想内で当分野の通常の知識でその変形や改良が可能で
ある。
【図面の簡単な説明】
【図１】一般的なLOCOS 技術による素子分離方法を説明
するために示した断面図である。
【図２】一般的なLOCOS 技術による素子分離方法を説明
するために示した断面図である。
【図３】本発明による素子分離方法の第１実施例を説明
するためにワードラインの方向に沿って見た断面図であ
る。
【図４】本発明による素子分離方法の第１実施例を説明
するためにワードラインの方向に沿って見た断面図であ
る。
【図５】本発明による素子分離方法の第１実施例を説明
するためにワードラインの方向に沿って見た断面図であ
る。
【図６】本発明による素子分離方法の第１実施例を説明
するためにワードラインの垂直方向に沿って見た断面図
である。
【図７】本発明による素子分離方法の第１実施例を説明
するためにワードラインの垂直方向に沿って見た断面図
である。
【図８】本発明による素子分離方法の第１実施例を説明
するためにワードラインの垂直方向に沿って見た断面図
である。
【図９】本発明による素子分離方法の第２実施例を説明
するために示した断面図である。
【図１０】本発明による素子分離方法の第２実施例を説
明するために示した断面図である。
【図１１】本発明による素子分離方法の第２実施例を説
明するために示した断面図である。
【図１２】本発明による素子分離方法の第３実施例を説
明するために示した断面図である。
【図１３】本発明による素子分離方法の第４実施例を説
明するために示した断面図である。
【符号の説明】
２１ 半導体基板 ２３ フィールド酸化膜 ２９ ランディングパッド ３１ チャンネル停止不純物 ３３ チャンネル停止不純物層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崔 原澤 大韓民国京畿道城南市盆唐区96番地示範団 地宇成アパート224棟703号 (72)発明者 洪 源徹 大韓民国京畿道水原市八達区牛満２洞29番 地住公２次アパート205棟1308号

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を活性領域と非活性領域に限
    定するためにフィールド酸化膜を前記非活性領域に形成
    する段階と、 前記活性領域に拡散層を形成する段階と、 前記拡散層が形成されている半導体基板の全面に前記拡
    散層と部分的に接続する配線層を形成する段階と、 前記配線層上に前記拡散層の一部と前記拡散層と隣接す
    るフィールド酸化膜の縁部を覆う形の感光膜パターンを
    形成する段階と、 前記感光膜パターンを利用して前記配線層をパタニング
    することによりランディングパッドを形成する段階と、 前記ランディングパッドが形成されている結果物の全面
    に第１チャンネル停止不純物を注入することにより前記
    フィールド酸化膜の下の前記半導体基板に第１チャンネ
    ル停止不純物層を形成する段階を含むことを特徴とする
    素子分離方法。
  2. 【請求項２】 前記第１チャンネル停止不純物を注入す
    る前に、前記感光膜パターンを除去する段階をさらに含
    むことを特徴とする請求項１に記載の素子分離方法。
  3. 【請求項３】 前記感光膜パターンを除去した後、前記
    ランディングパッドが形成されている結果物の全面に絶
    縁膜を形成する段階及び前記絶縁膜を異方性蝕刻するこ
    とにより前記ランディングパッドの側壁にスペーサを形
    成する段階をさらに含むことを特徴とする請求項２に記
    載の素子分離方法。
  4. 【請求項４】 前記フィールド酸化膜を形成する段階の
    前に、前記非活性領域に第２チャンネル停止不純物を注
    入して第２チャンネル停止不純物層を形成する段階をさ
    らに含むことを特徴とする請求項２に記載の素子分離方
    法。
  5. 【請求項５】 前記第２チャンネル停止不純物の濃度は
    前記第１チャンネル停止不純物の濃度より低いことを特
    徴とする請求項４に記載の素子分離方法。
  6. 【請求項６】 半導体基板を活性領域と非活性領域に限
    定するためにフィールド酸化膜を前記非活性領域に形成
    する段階と、 前記メモリセルアレー部の活性領域に第１導電形の第１
    拡散層を形成する段階と、 前記第１拡散層が形成されている半導体基板の全面に前
    記第１拡散層と部分的に接続する配線層を形成する段階
    と、 前記配線層上に、前記第１拡散層の一部と前記第１拡散
    層と隣接するフィールド酸化膜の縁部を覆う形の第１感
    光膜パターン及び前記メモリセルアレー部を取囲む周辺
    回路部の中第１導電形の第２拡散層が形成される部分を
    覆う形の第２感光膜パターを形成する段階と、 前記第１及び第２感光膜パターンを利用して前記配線層
    をパタニングすることにより前記第１拡散層の一部と前
    記第１拡散層と隣接するフィールド酸化膜の縁部を覆う
    形のランディングパッド及び前記第１導電形の第２拡散
    層が形成される部分を覆う形のブロッキング層を形成す
    る段階と、 前記ランディングパッド及びブロッキング層が形成され
    ている結果物の全面に第２導電形のチャンネル停止不純
    物を注入する段階を含むことを特徴とする素子分離方
    法。
  7. 【請求項７】 前記第１及び第２拡散層はＰ形不純物を
    ドーピングして形成し、前記チャンネル停止不純物はＮ
    形不純物であることを特徴とする請求項６に記載の素子
    分離方法。
  8. 【請求項８】 前記チャンネル停止不純物を注入する前
    に前記感光膜パターンを除去する段階をさらに含むこと
    を特徴とする請求項６に記載の素子分離方法。
  9. 【請求項９】 半導体基板を活性領域と非活性領域に限
    定するためにフィールド酸化膜を前記非活性領域に形成
    する段階と、 前記メモリセルアレー部の活性領域に拡散層を形成する
    段階と、 前記拡散層が形成されている半導体基板の全面に前記拡
    散層と部分的に接続する配線層を形成する段階と、 前記配線層上に、前記拡散層の一部と前記拡散層と隣接
    するフィールド酸化膜の縁部を覆う形の第１感光膜パタ
    ーン及び前記メモリセルアレー部を取囲む周辺回路部を
    覆う第２感光膜パターを形成する段階と、 前記第１及び第２感光膜パターンを利用して前記配線層
    をパタニングすることにより前記拡散層の一部と前記拡
    散層と隣接するフィールド酸化膜の縁部を覆う形のラン
    ディングパッド及び前記周辺回路部を覆う形のブロッキ
    ング層を形成する段階と、 前記ランディングパッド及びブロッキング層が形成され
    ている結果物の全面にチャンネル停止不純物を注入する
    段階を含むことを特徴とする素子分離方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183730B1 (ko) * 1995-08-24 1999-04-15 김광호 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법
JP2730535B2 (ja) * 1995-12-18 1998-03-25 日本電気株式会社 半導体装置の製造方法
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
KR19990061339A (ko) * 1997-12-31 1999-07-26 윤종용 반도체 소자 제조방법
US6146944A (en) * 1998-03-16 2000-11-14 Advanced Micro Devices, Inc. Large angle implantation to prevent field turn-on under select gate transistor field oxide region for non-volatile memory devices
US6730569B2 (en) * 2000-12-19 2004-05-04 Texas Instruments Incorporated Field effect transistor with improved isolation structures
US6806541B2 (en) * 2001-10-25 2004-10-19 Texas Instruments Incorporated Field effect transistor with improved isolation structures
JP2007158188A (ja) * 2005-12-07 2007-06-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007165370A (ja) * 2005-12-09 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5261640B2 (ja) * 2005-12-09 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
US7968424B2 (en) * 2009-01-16 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implantation
KR102158399B1 (ko) * 2012-08-31 2020-09-21 유니바사루 바이오 리사치 가부시키가이샤 변형요소내장 분주팁, 변형요소내장 분주장치 및 변형요소내장 분주처리방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5522856A (en) * 1978-08-07 1980-02-18 Toshiba Corp Semiconductor device and its manufacturing method
US4898838A (en) * 1985-10-16 1990-02-06 Texas Instruments Incorporated Method for fabricating a poly emitter logic array
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
JPH01241142A (ja) * 1988-03-23 1989-09-26 Toshiba Corp 半導体装置の製造方法
KR940006094B1 (ko) * 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
KR920008951A (ko) * 1990-10-05 1992-05-28 김광호 더블도우프된 채널스톱층을 가지는 반도체장치 및 그 제조방법
US5235544A (en) * 1990-11-09 1993-08-10 John Caywood Flash EPROM cell and method for operating same
US5173438A (en) * 1991-02-13 1992-12-22 Micron Technology, Inc. Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation
US5286672A (en) * 1991-06-28 1994-02-15 Sgs-Thomson Microelectronics, Inc. Method for forming field oxide regions
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
US5240874A (en) * 1992-10-20 1993-08-31 Micron Semiconductor, Inc. Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry
US5439835A (en) * 1993-11-12 1995-08-08 Micron Semiconductor, Inc. Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough
US5407859A (en) * 1993-12-01 1995-04-18 At&T Corp. Field effect transistor with landing pad
US5556798A (en) * 1994-12-01 1996-09-17 United Microelectronics Corp. Method for isolating non-volatile memory cells

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