KR960043111A - 반도체 장치의 소자 분리 방법 - Google Patents

반도체 장치의 소자 분리 방법 Download PDF

Info

Publication number
KR960043111A
KR960043111A KR1019950052730A KR19950052730A KR960043111A KR 960043111 A KR960043111 A KR 960043111A KR 1019950052730 A KR1019950052730 A KR 1019950052730A KR 19950052730 A KR19950052730 A KR 19950052730A KR 960043111 A KR960043111 A KR 960043111A
Authority
KR
South Korea
Prior art keywords
channel stop
impurities
oxide film
wiring layer
region
Prior art date
Application number
KR1019950052730A
Other languages
English (en)
Other versions
KR0170285B1 (ko
Inventor
황민욱
양흥모
김재호
최원택
홍원철
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950052730A priority Critical patent/KR0170285B1/ko
Priority to JP11262196A priority patent/JP3630497B2/ja
Priority to US08/647,874 priority patent/US5786265A/en
Priority to DE19618866A priority patent/DE19618866B4/de
Priority to CN96105851A priority patent/CN1092401C/zh
Publication of KR960043111A publication Critical patent/KR960043111A/ko
Application granted granted Critical
Publication of KR0170285B1 publication Critical patent/KR0170285B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로 특히, 누설 전류 특성과 리프레시 특성을 향상시키고 공정을 단순화 할 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
본 발명에 의해서 형성된 반도체 장치는 필드 산화막의 중간부분 아래의 반도체 기판 표면에만 국부적으로 채널 정지 불순물이 분포하게 하거나, 필드 산화막 형성 후에 1차로 저농도의 채널 정지 불순물을 주입하고 랜딩 패드(LANDING PAD)형성후 2차로 고농도의 채널정지 불순물을 주입하여 계단형(graded type)의 불순물 분포를 갖게하여 누설 전류 특성과 리프레시 특성을 향상시킬 수 있다
또 다른 본 발명에 의해서 형성된 반도체 장치는 셀 영역에 채널 정지 불순물을 주입하기 전 저저항 배선층을 패터닝하여 랜딩 패드를 형성할 때, 상기 셀 영역에 주입되는 채널 정지 불순물과 다른 형의 불순물을 필요로 하는 주변회로 영역 또는 셀 외의 주변회로 영역 전체에 저저항 배선층을 남겨 놓아 블로킹 층으로 이용함으로써 추가의 포토 공정으로 인해 공정이 복잡해지는 것을 막을 수 있다.

Description

반도체 장치의 소자 분리 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5b도는 본 발명에 의한 누설 전류 특성과 리프레시 특성을 향상시킬 수 있는 반도체 장치의 소자 분리 방법의 일 실시예를 설명하기 위해 도시한 단면도들이다.

Claims (11)

  1. 필드 산화막으로 활성 영역과 비활성 영역을 한정한 반도체 기판에 있어서, 상기 필드 산화막이 형성된 반도체 기판에 저저항 배선층 및 포토레지스트를 차례로 증착하고 패터닝하여, 상기 필드 산화막의 가장자리를 포함한 상기 활성 영역상에 랜딩 패드(landing pad)를 형성하는 단계 : 및 블로킹 (Blocking)역할을 강화하기 위해 상기 포토레지스트패턴을 제거하지 않은 상태에서 채널정지 불순물을 주입함으로써 상기 필드 산화막의 중간부분 아래의 상기 반도체 기판표면에만 국부적으로 불순물이 분포되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  2. 제1항에 있어서, 상기 채널정지 불순물을 주입하기 전에 상기 포토 레지스트 패턴을 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  3. 제2항에 있어서, 상기 포토 레지스트 패턴을 제거한 후 상기 결과물 전면에 얇은 산화막을 형성하여 상기필드 산화막상의 랜딩패드와 랜딩패드 사이의 간격을 좁힌후 채널 정지 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  4. 반도체 기판에 실리콘 산화막과 질화막을 차례로 증착하는 단계; 상기 질화막을 패터닝하여 활성 영역과비활성 영역을 한정하는 단계; 상기 비활성 영역에 필드 산화막을 형성하는 단계; 상기 결과물에 1차로 저농도의 채널 정지 불순물을 주입하는 단계; 상기 필드 산화막이 형성된 반도체 기판에 저저항 배선층 및 포토레지스트를 차례로 증착하고 패터닝하여, 상기 필드 산화막의 가장자리를 포함한 상기 활성 영역상에 랜딩 패드(landing pad)를 형성하는 단계; 및 블로킹(Blocking) 역할을 강화하기 위해 상기 포토레지스트 패턴을 제거하지 않은 상태에서 2차로 고농도의 채널 정지 불순물을 주입하는 공정을 실시함으로써 상기 필드 산화막 아래의 상기 반도체 기판 표면에 계단형(graded type)의 불순물이 분포되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  5. 제4항에 있어서, 상기 2차의 채널정지 불순물을 주입하기 전에 상기 포토 레지스트 패턴을 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  6. 제5항에 있어서, 상기 포토 레지스트 패턴을 제거한 후 상기 결과물 전면에 얇은 산화막을 형성하여 상기필드 산화막상의 랜딩패드와 랜딩패드 사이의 간격을 좁힌후 채널 정지 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  7. 셀(Cell) 영역과 P+/N+ 주변회로(Peripheral) 영역을 구비한 반도체 장치에 저저항 배선층 및 포토레지스트를 증착하고 패터닝함으로써 채널 정지 불순물을 주입하기 위한 랜딩 패드를 형성함에 있어서, 상기 P+/N+ 주변회로 영역중 상기 셀 영역에 주입되는 채널 정지 불순물과 다른 형의 불순물을 필요로 하는 주변회로 영역에는 저저항 배선층을 남겨놓아 블로킹 층(Blocking Layer)으로 이용하고 그 이외의 영역에는 상기 저저항 배선층을 패터닝하여 랜딩 패드를 형성한 후 채널 정지 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  8. 제7항에 있어서. 상기 셀 영역에 주기율표상 제3족 원소를 채널 정지 불순물로 주입하였을때 상기 P+ 주변회로 영역에는 상기 저저항 배선층을 남겨놓아 블로킹 층(Blocking Layer)으로 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  9. 제7항에 있어서, 상기 셀 영역에 주기율표상 제5족 원소를 채널 정지 불순물로 주입하였을때 상기 N+ 주변회로 영역에는 상기 저저항 배선층을 남겨놓아 블로킹 층(Blocking Layer)으로 이용하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  10. 제7항에 있어서, 상기 채널정지 불순물을 주입하기 전에 상기 포토 레지스트 패턴을 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
  11. 셀(Cell) 영역과 P+/N+ 주변회로(Peripheral) 영역을 구비한 반도체 장치에 저저항 배선층 및 포토레지스트를 증착하고 패터닝함으로써 채널 정지 불순물을 주입하기 위한 랜딩 패드를 형성함에 있어서, 채널 정지 불순물 주입시 블로킹 층(Blocking Layer)으로 이용하기 위해 상기 P+/N+ 주변회로 영역에 저저항 배선층을 남겨놓고 상기 셀 영역에는 상기 저저항 배선층을 패터닝하여 랜딩 패드를 형성한 후 채널 정지 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052730A 1995-05-12 1995-12-20 반도체 장치의 소자 분리 방법 KR0170285B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950052730A KR0170285B1 (ko) 1995-05-12 1995-12-20 반도체 장치의 소자 분리 방법
JP11262196A JP3630497B2 (ja) 1995-05-12 1996-05-07 素子分離方法
US08/647,874 US5786265A (en) 1995-05-12 1996-05-09 Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby
DE19618866A DE19618866B4 (de) 1995-05-12 1996-05-10 Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
CN96105851A CN1092401C (zh) 1995-05-12 1996-05-10 半导体器件隔离方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR95-11767 1995-05-12
KR19950011767 1995-05-12
KR1019950052730A KR0170285B1 (ko) 1995-05-12 1995-12-20 반도체 장치의 소자 분리 방법

Publications (2)

Publication Number Publication Date
KR960043111A true KR960043111A (ko) 1996-12-23
KR0170285B1 KR0170285B1 (ko) 1999-03-30

Family

ID=26631017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052730A KR0170285B1 (ko) 1995-05-12 1995-12-20 반도체 장치의 소자 분리 방법

Country Status (5)

Country Link
US (1) US5786265A (ko)
JP (1) JP3630497B2 (ko)
KR (1) KR0170285B1 (ko)
CN (1) CN1092401C (ko)
DE (1) DE19618866B4 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0183730B1 (ko) * 1995-08-24 1999-04-15 김광호 소자 분리 특성을 향상시킨 반도체 기억 장치 및 그 제조방법
JP2730535B2 (ja) * 1995-12-18 1998-03-25 日本電気株式会社 半導体装置の製造方法
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
KR19990061339A (ko) * 1997-12-31 1999-07-26 윤종용 반도체 소자 제조방법
US6146944A (en) * 1998-03-16 2000-11-14 Advanced Micro Devices, Inc. Large angle implantation to prevent field turn-on under select gate transistor field oxide region for non-volatile memory devices
US6730569B2 (en) * 2000-12-19 2004-05-04 Texas Instruments Incorporated Field effect transistor with improved isolation structures
US6806541B2 (en) * 2001-10-25 2004-10-19 Texas Instruments Incorporated Field effect transistor with improved isolation structures
JP2007158188A (ja) * 2005-12-07 2007-06-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007165370A (ja) * 2005-12-09 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5261640B2 (ja) * 2005-12-09 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
US7968424B2 (en) * 2009-01-16 2011-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implantation
JP6254944B2 (ja) 2012-08-31 2017-12-27 ユニバーサル・バイオ・リサーチ株式会社 変形要素内蔵分注チップ、変形要素内蔵分注装置および変形要素内蔵分注処理方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5522856A (en) * 1978-08-07 1980-02-18 Toshiba Corp Semiconductor device and its manufacturing method
US4898838A (en) * 1985-10-16 1990-02-06 Texas Instruments Incorporated Method for fabricating a poly emitter logic array
US4794565A (en) * 1986-09-15 1988-12-27 The Regents Of The University Of California Electrically programmable memory device employing source side injection
JPH01241142A (ja) * 1988-03-23 1989-09-26 Toshiba Corp 半導体装置の製造方法
KR940006094B1 (ko) * 1989-08-17 1994-07-06 삼성전자 주식회사 불휘발성 반도체 기억장치 및 그 제조방법
KR920008951A (ko) * 1990-10-05 1992-05-28 김광호 더블도우프된 채널스톱층을 가지는 반도체장치 및 그 제조방법
US5235544A (en) * 1990-11-09 1993-08-10 John Caywood Flash EPROM cell and method for operating same
US5173438A (en) * 1991-02-13 1992-12-22 Micron Technology, Inc. Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation
US5286672A (en) * 1991-06-28 1994-02-15 Sgs-Thomson Microelectronics, Inc. Method for forming field oxide regions
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
US5240874A (en) * 1992-10-20 1993-08-31 Micron Semiconductor, Inc. Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry
US5439835A (en) * 1993-11-12 1995-08-08 Micron Semiconductor, Inc. Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough
US5407859A (en) * 1993-12-01 1995-04-18 At&T Corp. Field effect transistor with landing pad
US5556798A (en) * 1994-12-01 1996-09-17 United Microelectronics Corp. Method for isolating non-volatile memory cells

Also Published As

Publication number Publication date
US5786265A (en) 1998-07-28
DE19618866B4 (de) 2008-01-03
JP3630497B2 (ja) 2005-03-16
DE19618866A1 (de) 1996-12-05
CN1138749A (zh) 1996-12-25
JPH08316304A (ja) 1996-11-29
CN1092401C (zh) 2002-10-09
KR0170285B1 (ko) 1999-03-30

Similar Documents

Publication Publication Date Title
KR930010121B1 (ko) 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정
CA1228178A (en) Cmos integrated circuit technology
KR970018527A (ko) 반도체 장치 및 그 제조 방법
KR960043111A (ko) 반도체 장치의 소자 분리 방법
KR960019649A (ko) 반도체 장치의 제조방법
KR950021768A (ko) 실드 확산 접합을 갖는 전계 효과 트랜지스터
KR970052995A (ko) 반도체소자의 트리플웰 형성방법
KR970053502A (ko) 반도체 장치 및 그 제조 방법
KR910005458A (ko) 반도체장비의 제조방법
KR950012586A (ko) 반도체 소자의 웰 및 정렬키 형성방법
KR100301801B1 (ko) 마스크롬 셀의 제조방법
KR970053492A (ko) 반도체 소자 분리방법
KR920007365B1 (ko) 반도체장치의 제조방법
KR920702052A (ko) 반도체 광방출 디바이스
KR20000013507A (ko) 바이폴라 트랜지스터 제조방법
KR950005973B1 (ko) 블로킹용 p-웰 영역 형성 방법
KR970052103A (ko) 반도체 소자의 웰 형성 방법
JPH0214561A (ja) 半導体装置の製造方法
KR19990002165A (ko) 저항 소자의 제조 방법
KR960002747A (ko) 반도체 소자의 소자 분리막 제조방법
KR960019763A (ko) 반도체 소자의 제조방법
KR970053495A (ko) 반도체 소자 분리방법
KR960035963A (ko) 반도체 장치의 소자 분리 영역 및 그 분리방법
KR970054349A (ko) 대칭형 바이폴라 트랜지스터 제조방법
KR930006908A (ko) 반도체소자 분리층 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee