JP3630497B2 - 素子分離方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に漏れ電流特性とリフレッシュ特性を向上させ、半導体素子の製造工程を単純化しうる素子分離方法に関する。
【０００２】
【従来の技術】
高集積半導体装置の製造において素子間の分離は必須的であり、様々の素子分離方法が使用されている。
半導体装置の製造に使用される素子分離方法としてはロコス（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳ と称する）技術、変形されたＬＯＣＯＳ 技術及びトレンチ（ｔｒｅｎｃｈ）技術等が利用されている。
【０００３】
前記した素子分離方法には、素子分離特性を強化するためのチャンネル停止不純物層を形成する段階が含めるが、このようなチャンネル停止不純物層は場合によって素子特性に悪い影響を与える。特に、ＬＯＣＯＳ 技術や変形されたＬＯＣＯＳ 技術を使用して素子分離をする場合集積度の増加によりさらに激しい問題をもたらす。
【０００４】
図１及び図２は従来のLOCOS技術による素子分離方法を説明するために示した断面図である。
部材番号１は半導体基板を、３はパッド酸化膜を、５はシリコン窒化膜パターンを、７はチャンネル停止不純物を、９はチャンネル停止不純物層を、７はフィールド酸化膜を、そして１３は拡散層を示す。
【０００５】
図１は半導体基板１上にシリコン窒化膜パターン５を形成し、チャンネル停止不純物を注入する段階を示す。
半導体基板１にパッド酸化膜３及びシリコン窒化膜を連続で形成した後、前記シリコン窒化膜を蝕刻することにより前記半導体基板１を活性領域及び非活性領域に限定するシリコン窒化膜パターン５を形成する。
【０００６】
次いで、前記シリコン窒化膜パターン５により保護されない半導体基板（即ち、非活性領域）にチャンネル停止不純物７を注入してチャンネル停止不純物層９を形成する。
図２は前記非活性領域にフィールド酸化膜１１を形成する段階を示す。
チャンネル停止不純物層９が形成されている前記非活性領域の半導体基板を酸化してフィールド酸化膜１１を形成した後、前記シリコン窒化膜パターン５及び前記パッド酸化膜３を除去する。
【０００７】
ところが、前記フィールド酸化膜１１を成長させる工程は１０００℃ほどの高温で実施する酸化工程であるので、半導体基板の非活性領域に形成されている前記チャンネル停止不純物層９は活性領域にまで広く拡散されることが発生する。
特に、前記活性領域にｎチャンネルトランジスターを形成する場合には前記チャンネル停止不純物でホウ素（Ｂ）が使用されるが、前記フィールド酸化膜１１が形成される間前記ホウ素は前記フィールド酸化膜１１に移動する性質を有している。このような移動により結果的に前記チャンネル停止不純物層の不純物濃度は低くなる。従って、高集積半導体装置での素子分離特性を強化するためには高濃度のチャンネル停止不純物層が要求される。
【０００８】
しかし、このように高濃度で形成されたチャンネル停止不純物層は活性領域に形成される拡散層と合って近傍に高い電界を形成するが、このような高い電界は半導体装置の漏れ電流を増加させる原因となり素子のリフレッシュ（Ｒｅｆｒａｓｈ ）特性を低下させる。
従って、このような問題を解決するために、フィールド酸化膜の形成後に低濃度のチャンネル停止不純物を高エネルギーで非活性領域に注入する方法が提案された。
【０００９】
しかし、この方法は低濃度のチャンネル停止不純物が注入される領域を限定するための写真蝕刻工程を追加で実施しなけれならないという問題点がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は漏れ電流特性とリフレッシュ特性を向上させて工程を単純化しうる素子分離方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記本発明の目的を達成するために、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記活性領域に拡散層を形成する段階と、前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の感光膜パターンを形成する段階と、前記感光膜パターンを利用して前記配線層をパタニングすることによりランディングパッドを形成する段階と、前記ランディングパッドが形成されている結果物の全面に第１チャンネル停止不純物を注入することにより前記フィールド酸化膜の下の前記半導体基板に第１チャンネル停止不純物層を形成する段階を含む素子分離方法が提供される。
【００１２】
望ましくは、前記第１チャンネル停止不純物を注入する前に、前記感光膜パターンを除去する段階をさらに含み、前記感光膜パターンを除去した後、前記ランディングパッドが形成されている結果物の全面に絶縁膜を形成する段階及び前記絶縁膜を異方性蝕刻することにより前記ランディングパッドの側壁にスペーサを形成する段階がさらに含める。
【００１３】
また、前記フィールド酸化膜を形成する段階の前に、前記非活性領域に第２チャンネル停止不純物を注入して第２チャンネル停止不純物層を形成する段階をさらに含み、前記第２チャンネル停止不純物の濃度は前記第１チャンネル停止不純物の濃度より低いことが望ましい。
本発明の一態様によれば、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記メモリセルアレー部の活性領域に第１導電形の第１拡散層を形成する段階と、前記第１拡散層が形成されている半導体基板の全面に前記第１拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に、前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部の中第１導電形の第２拡散層が形成される部分を覆う形の第２感光膜パターを形成する段階と、前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記第１導電形の第２拡散層が形成される部分を覆う形のブロッキング層を形成する段階と、前記ランディングパッド及びブロッキング層が形成されている結果物の全面に第２導電形のチャンネル停止不純物を注入する段階を含む素子分離方法を提供する。
【００１４】
前記第１及び第２拡散層はＰ形不純物をドーピングして形成し、前記チャンネル停止不純物はＮ形不純物であることが望ましい。
また、前記チャンネル停止不純物を注入する前に前記感光膜パターンを除去する段階をさらに含むことが望ましい。
本発明の他の態様によれば、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記メモリセルアレー部の活性領域に拡散層を形成する段階と、前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に、前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部を覆う第２感光膜パターを形成する段階と、前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記周辺回路部を覆う形のブロッキング層を形成する段階と、前記ランディングパッド及びブロッキング層が形成されている結果物の全面にチャンネル停止不純物を注入する段階を含む素子分離方法が提供される。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
【００１６】
（第１実施例）
図３乃至図５及び図６乃至図８は本発明による素子分離方法の第１実施例を説明するための断面図であって、図３乃至図５はワードライン（即ちゲート電極）方向に沿って見た断面図であり、図６乃至図８はワードラインの垂直方向に沿って見た断面図である。
【００１７】
部材番号２１は半導体基板を、２３はフィールド酸化膜を、２５はゲート電極を、２７はゲート電極保護膜を、２９はランディングパッドを、３１はチャンネル停止不純物の注入を、３３はチャンネル停止不純物層を各々示す。
図３と図６はフィールド酸化膜２３及びゲート電極２５を形成する段階を示したものである。半導体基板２１の非活性領域にフィールド酸化膜２３が形成され、ゲート電極２５とゲート電極保護膜２７が順次に形成される。
【００１８】
この際、前記フィールド酸化膜２３は通常のＬＯＣＯＳ 方式により形成される。
図４及び図７はランディングパッド２９を形成する段階を示したものである。前記フィールド酸化膜２３及びゲート電極２５が形成された半導体基板２１上に配線層（図示せず）を形成し、前記配線層上に感光膜パターン（図示せず）を形成した後、前記感光膜パターンを利用して前記配線層を蝕刻することによりランディングパッド２９を形成する。
【００１９】
ランディングパッドは、拡散層と配線層の間に形成されるので、半導体素子の集積度が増加すると共に表面がさらに粗くなる場合、ゲート電極の間の拡散層（例えば、ソース、ドレイン等）に配線層（例えば、ビットライン等）を容易に接続させうる。
前記ランディングパッド２９と拡散層（図示せず）を接続させるためのコンタクトホールを写真蝕刻工程で形成する場合、集積化と共に、ゲート電極のピッチが小さくなることにより前記コンタクトホールの形成のためのマスクのミスアラインメントによる接続失敗が多く発生する。
【００２０】
しかし、本発明ではＳＡＣ （Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）方法で前記コンタクトホールを通して拡散層と連結されるランディングパッドを形成した後前記ランディングパッドに配線層を接続させることによりマスクのミスアラインメントによる接続失敗を防止しうる。
本発明による前記ランディングパッド２９は拡散層（図示せず）と接続され、前記拡散層の一部と前記拡散層に隣接したフィールド酸化膜２３の縁部を覆う形で形成される。
【００２１】
図５と図８はチャンネル停止不純物層３３を形成する段階を示したものである。前記ランディングパッド２９が形成されている結果物の基板の全面にチャンネル停止不純物３１を注入することにより前記フィールド酸化膜２３の下部の半導体基板にチャンネル停止不純物層３３が形成される。
この際、前記チャンネル停止不純物３１を注入する方法として次の３つの方法が可能である。
【００２２】
第１、チャンネル停止不純物をブロッキングする役割を強化するために前記感光膜パターンを除去しない状態でチャンネル停止不純物を注入する。
第２、前記感光膜パターンを除去した後チャンネル停止不純物を注入する。
第３、前記感光膜パターンを除去した後基板の全面に絶縁膜を形成し、この絶縁膜を異方性蝕刻して前記ランディングパッドの側壁にスペーサ（図示せず）を形成することにより前記フィールド酸化膜２３上に形成されているランディングパッドとランディングパッドの間の間隔を狭くした後、チャンネル停止不純物を注入する。この方法によればチャンネル停止不純物層のプロファイルをさらに向上させうる。
【００２３】
従って、本発明による素子分離方法によれば、第１、フィールド酸化膜２３の形成段階のように高温の熱処理が要求される段階が終わった後に前記チャンネル停止不純物３１を注入するので不純物の濃度を高濃度にしなくても良く、従来の方法に比べて前記チャンネル停止不純物層の不純物濃度を正確に調節しうる。第２、前記チャンネル停止不純物層３３がフィールド酸化膜２３の中間部分の下の半導体基板２１にのみ形成されて前記チャンネル停止不純物層３３が活性領域に形成される拡散層と会う確率が少ないので、漏れ電流特性とリフレッシュ特性を向上させうる。第３、前記チャンネル停止不純物３１が注入される領域を限定するための写真蝕刻工程を追加で実施しなくても良いので工程を単純化しうる。
【００２４】
（第２実施例）
図９乃至図１１は本発明による素子分離方法の第２実施例を説明するために示した断面図である。
部材番号４１は半導体基板を、４３はパッド酸化膜を、４５はシリコン窒化膜パターンを、４７は第１チャンネル停止不純物の注入を、４９は第１チャンネル停止不純物層を、５１はフィールド酸化膜を、５３はランディングパッドを、５５は第２チャンネル停止不純物の注入を、５７は第２チャンネル停止不純物層を各々示す。
【００２５】
まず、図９は第１チャンネル停止不純物層４９を形成する段階を示したものである。半導体基板４１の表面にパッド酸化膜４３及びシリコン窒化膜（図示せず、以降の工程によりシリコン窒化膜パターン４５となる）を連続的に形成し、写真蝕刻工程を進行して非活性領域の前記シリコン窒化膜を除去することにより活性領域の半導体基板を覆う形のシリコン窒化膜パターン４５を形成する。次いで、前記シリコン窒化膜パターン４５をイオン注入マスクとして第１チャンネル停止不純物４７を注入することにより非活性領域に第１チャンネル停止不純物層４９を形成する。
【００２６】
図１０は通常の酸化工程により前記非活性領域に形成されたフィールド酸化膜５１を示している。
図１１は前記フィールド酸化膜５１の下部の半導体基板に第２チャンネル停止不純物層５７が形成されていることを示している。前記第２チャンネル停止不純物層５７を前述した第１実施例で説明した方法（図４及び図５参照）で形成する。この際、前記第１チャンネル停止不純物４７の濃度は前記第２チャンネル停止不純物５５の濃度より低い。
【００２７】
従って、本発明の第２実施例による素子分離方法では、フィールド酸化膜５１の形成の前に第１チャンネル停止不純物４７を注入し、ランディングパッド５３の形成後に第２チャンネル停止不純物５５を注入して前記フィールド酸化膜５１の下部の半導体基板に階段形のチャンネル停止不純物層を形成することにより素子の漏れ電流特性とリフレッシュ特性を向上させうる。
【００２８】
（第３実施例）
図１２は本発明による素子分離方法の第３実施例を説明するために示した断面図である。
Ａは第１導電形（例えば、Ｎ形ソース／ドレインを有するトランジスター）の拡散層が形成されるメモリセルアレー部を、Ｂは第２導電形（前記第１導電形と反対の不純物形、例えばＰ形ソース／ドレインを有するトランジスター）の拡散層が形成される第１周辺回路部を、Ｃは前記メモリセルアレー部のような第１導電形の拡散層が形成される第２周辺回路部を示す。
【００２９】
部材番号６１は半導体基板を、６３はフィールド酸化膜を、６５は拡散層を、６７はゲート絶縁膜を、６９はゲート電極を、７１はキャッピング酸化膜を、７３はスペーサ用酸化膜を、７５はランディングパッドを、７６はブロッキング層を、７７はチャンネル停止不純物の注入を、７９はチャンネル停止不純物層を示す。
【００３０】
まず、メモリセルアレー部と周辺回路部全体に掛けてチャンネル停止不純物が注入された従来の方式を説明する。この際、従来の方式の説明のために前記図１２を参照する。
メモリセルアレー部Ａの素子分離特性を強化するのために、ホウ素をチャンネル停止不純物に注入する場合、このチャンネル停止不純物はメモリセルアレー部Ａだけでなく第１周辺回路部Ｂと第２周辺回路部Ｃにも注入された。これは第１周辺回路部Ｂと第２周辺回路部Ｃに前記チャンネル停止不純物を防ぐためのブロッキング層が形成されなかったからである。
【００３１】
フィールド酸化膜６３とゲート電極６９が形成されている前記第１周辺回路部Ｂと第２周辺回路部Ｃには酸化膜７３のみがある。前記酸化膜７３の厚さは周辺回路領域に形成される素子の大きさにより決定され、その厚さを任意に厚くできない。
従って、メモリセルアレー部のランディングパッドを形成した後素子分離特性を強化するためのチャンネル停止不純物を注入する時、ランディングパッドのない周辺回路領域ではフィールド酸化膜６３の縁部Ａにもチャンネル停止不純物が注入された。これは、フィールド酸化膜６３の縁部上の前記酸化膜７３の厚さは他の部分の厚さより薄いからである。
【００３２】
従って、これを防止するためには、メモリセルアレー部にのみチャンネル停止不純物を注入することが望ましい。このための方法としては、第１、チャンネル停止不純物が注入される時素子特性が悪化されうる領域、例えば第２周辺回路部に絶縁膜を厚く形成する方法と、第２、周辺回路部上に感光膜パターンを形成した後メモリセルアレー部にのみチャンネル停止不純物を注入する方法等がある。
【００３３】
しかし、このような方法等も前記絶縁膜パターン及び感光膜パターンを形成するために写真蝕刻工程が追加されるべき問題点が発生する。
従って、本実施例ではメモリセルアレー部にランディングパッド７５を形成すると共に周辺回路部にブロッキング層７６を形成した。
即ち、前記ブロッキング層７６は前記ランディングパッド７５を構成する物質と同じ物質で、前記ランディングパッド７５の形成のための写真蝕刻工程時形成される。この際、前記ブロッキング層７６はチャンネル停止不純物の注入により素子特性が悪化されうる領域、例えば前記第２周辺回路部Ｃにのみ形成される。
【００３４】
図１２を参照すればメモリセルアレー部Ａ、第１周辺回路部Ｂ及び第２周辺回路部Ｃにフィールド酸化膜６３を形成した後に前記メモリセルアレー部Ａには第１導電形の拡散層６５を、前記第１周辺回路部Ｂと第２周辺回路部Ｃにはゲート電極６９を形成する。
次いで、前記拡散層６５及びゲート電極６９が形成されている半導体基板６１の全面に配線層（図示せず）を形成し、この配線層上に前記拡散層６５の一部と前記拡散層と隣接するフィールド酸化膜６３の縁部を覆う形の第１感光膜パターン（図示せず）と前記第２周辺回路部Ｃを覆う形の第２感光膜パターン（図示せず）を形成する。
【００３５】
引続き、前記第１及び第２感光膜パターンを利用した写真蝕刻工程で前記配線層をパタニングすることによりメモリセルアレー部にはランディングパッド７５を形成し、周辺回路部にはブロッキング層７６を形成する。
次いで、前記ランディングパッド７５及びブロッキング層７６が形成されている結果物の基板の全面に第２導電形のチャンネル停止不純物７７を注入することにより前記メモリセルアレー部Ａではフィールド酸化膜６３の下部の半導体基板にチャンネル停止不純物層７９が形成される。
【００３６】
この際、前記第１周辺回路部Ｂは前記チャンネル停止不純物層７９と同じ導電形の拡散層（即ち、第２導電形の拡散層）が形成される領域であるので、チャンネル停止不純物７７が注入されても第１周辺回路部を構成する素子の特性には影響を与えない。
前記チャンネル停止不純物７７を注入する前に前記感光膜パターンを除去する段階を追加しうる。
【００３７】
従って、本発明の第３実施例による素子分離方法は、メモリセルアレー部Ａにランディングパッド７５を形成する時前記メモリセルアレー部Ａに注入されるチャンネル停止不純物により素子特性が悪化されうる第２周辺回路部Ｃにはブロッキング層７１３を形成することにより工程を単純化しうる。
【００３８】
（第４実施例）
図１３は本発明による素子分離方法の第４実施例を説明するために示した断面図である。
Ａは第１導電形（例えば、Ｎ形ソース／ドレインを有するトランジスター）の拡散層が形成されるメモリセルアレー部を、Ｂは前記メモリセルアレー部のような第１導電形の拡散層が形成される第１周辺回路部を、Ｃは第２導電形（前記第１導電形と反対の不純物形、例えばＰ形ソース／ドレインを有するトランジスター）の拡散層が形成される第２周辺回路部を示す。
【００３９】
部材番号８１は半導体基板を、８３はフィールド酸化膜を、８５は拡散層を、８７はゲート絶縁膜を、８９はゲート電極を、９１はキャッピング酸化膜を、９３はスペーサ用酸化膜を、９５はランディングパッドを、９６はブロッキング層を、９７はチャンネル停止不純物の注入を、９９はチャンネル停止不純物層を示す。
【００４０】
前記第３実施例ではメモリセルアレー部にランディングパッド（図１２の７５）を形成する時第２周辺回路部にブロッキング層（図１２の７６）を形成したが本実施例では全ての周辺回路部、例えば第１周辺回路部と第２周辺回路部にブロッキング層９６を形成した。
【００４１】
【発明の効果】
従って、本発明による素子分離方法はランディングパッドを利用して非活性領域に局部的にチャンネル停止不純物を注入することにより素子の漏れ電流特性とリフレッシュ特性を向上させると共に工程を単純化しうる。
以上、実施例を通して本発明を具体的に説明したが、本発明はこれに限定されなく、本発明の技術的思想内で当分野の通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】一般的なＬＯＣＯＳ 技術による素子分離方法を説明するために示した断面図である。
【図２】一般的なＬＯＣＯＳ 技術による素子分離方法を説明するために示した断面図である。
【図３】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図４】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図５】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図６】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図７】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図８】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図９】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１０】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１１】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１２】本発明による素子分離方法の第３実施例を説明するために示した断面図である。
【図１３】本発明による素子分離方法の第４実施例を説明するために示した断面図である。
【符号の説明】
２１ 半導体基板
２３ フィールド酸化膜
２９ ランディングパッド
３１ チャンネル停止不純物
３３ チャンネル停止不純物層
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に漏れ電流特性とリフレッシュ特性を向上させ、半導体素子の製造工程を単純化しうる素子分離方法に関する。
【０００２】
【従来の技術】
高集積半導体装置の製造において素子間の分離は必須的であり、様々の素子分離方法が使用されている。
半導体装置の製造に使用される素子分離方法としてはロコス（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳ と称する）技術、変形されたＬＯＣＯＳ 技術及びトレンチ（ｔｒｅｎｃｈ）技術等が利用されている。
【０００３】
前記した素子分離方法には、素子分離特性を強化するためのチャンネル停止不純物層を形成する段階が含めるが、このようなチャンネル停止不純物層は場合によって素子特性に悪い影響を与える。特に、ＬＯＣＯＳ 技術や変形されたＬＯＣＯＳ 技術を使用して素子分離をする場合集積度の増加によりさらに激しい問題をもたらす。
【０００４】
図１及び図２は従来のLOCOS技術による素子分離方法を説明するために示した断面図である。
部材番号１は半導体基板を、３はパッド酸化膜を、５はシリコン窒化膜パターンを、７はチャンネル停止不純物を、９はチャンネル停止不純物層を、７はフィールド酸化膜を、そして１３は拡散層を示す。
【０００５】
図１は半導体基板１上にシリコン窒化膜パターン５を形成し、チャンネル停止不純物を注入する段階を示す。
半導体基板１にパッド酸化膜３及びシリコン窒化膜を連続で形成した後、前記シリコン窒化膜を蝕刻することにより前記半導体基板１を活性領域及び非活性領域に限定するシリコン窒化膜パターン５を形成する。
【０００６】
次いで、前記シリコン窒化膜パターン５により保護されない半導体基板（即ち、非活性領域）にチャンネル停止不純物７を注入してチャンネル停止不純物層９を形成する。
図２は前記非活性領域にフィールド酸化膜１１を形成する段階を示す。
チャンネル停止不純物層９が形成されている前記非活性領域の半導体基板を酸化してフィールド酸化膜１１を形成した後、前記シリコン窒化膜パターン５及び前記パッド酸化膜３を除去する。
【０００７】
ところが、前記フィールド酸化膜１１を成長させる工程は１０００℃ほどの高温で実施する酸化工程であるので、半導体基板の非活性領域に形成されている前記チャンネル停止不純物層９は活性領域にまで広く拡散されることが発生する。
特に、前記活性領域にｎチャンネルトランジスターを形成する場合には前記チャンネル停止不純物でホウ素（Ｂ）が使用されるが、前記フィールド酸化膜１１が形成される間前記ホウ素は前記フィールド酸化膜１１に移動する性質を有している。このような移動により結果的に前記チャンネル停止不純物層の不純物濃度は低くなる。従って、高集積半導体装置での素子分離特性を強化するためには高濃度のチャンネル停止不純物層が要求される。
【０００８】
しかし、このように高濃度で形成されたチャンネル停止不純物層は活性領域に形成される拡散層と合って近傍に高い電界を形成するが、このような高い電界は半導体装置の漏れ電流を増加させる原因となり素子のリフレッシュ（Ｒｅｆｒａｓｈ ）特性を低下させる。
従って、このような問題を解決するために、フィールド酸化膜の形成後に低濃度のチャンネル停止不純物を高エネルギーで非活性領域に注入する方法が提案された。
【０００９】
しかし、この方法は低濃度のチャンネル停止不純物が注入される領域を限定するための写真蝕刻工程を追加で実施しなけれならないという問題点がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は漏れ電流特性とリフレッシュ特性を向上させて工程を単純化しうる素子分離方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記本発明の目的を達成するために、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記活性領域に拡散層を形成する段階と、前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の感光膜パターンを形成する段階と、前記感光膜パターンを利用して前記配線層をパタニングすることによりランディングパッドを形成する段階と、前記ランディングパッドが形成されている結果物の全面に第１チャンネル停止不純物を注入することにより前記フィールド酸化膜の下の前記半導体基板に第１チャンネル停止不純物層を形成する段階を含む素子分離方法が提供される。
【００１２】
望ましくは、前記第１チャンネル停止不純物を注入する前に、前記感光膜パターンを除去する段階をさらに含み、前記感光膜パターンを除去した後、前記ランディングパッドが形成されている結果物の全面に絶縁膜を形成する段階及び前記絶縁膜を異方性蝕刻することにより前記ランディングパッドの側壁にスペーサを形成する段階がさらに含める。
【００１３】
また、前記フィールド酸化膜を形成する段階の前に、前記非活性領域に第２チャンネル停止不純物を注入して第２チャンネル停止不純物層を形成する段階をさらに含み、前記第２チャンネル停止不純物の濃度は前記第１チャンネル停止不純物の濃度より低いことが望ましい。
本発明の一態様によれば、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記メモリセルアレー部の活性領域に第１導電形の第１拡散層を形成する段階と、前記第１拡散層が形成されている半導体基板の全面に前記第１拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に、前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部の中第１導電形の第２拡散層が形成される部分を覆う形の第２感光膜パターを形成する段階と、前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記第１導電形の第２拡散層が形成される部分を覆う形のブロッキング層を形成する段階と、前記ランディングパッド及びブロッキング層が形成されている結果物の全面に第２導電形のチャンネル停止不純物を注入する段階を含む素子分離方法を提供する。
【００１４】
前記第１及び第２拡散層はＰ形不純物をドーピングして形成し、前記チャンネル停止不純物はＮ形不純物であることが望ましい。
また、前記チャンネル停止不純物を注入する前に前記感光膜パターンを除去する段階をさらに含むことが望ましい。
本発明の他の態様によれば、半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、前記メモリセルアレー部の活性領域に拡散層を形成する段階と、前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、前記配線層上に、前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部を覆う第２感光膜パターを形成する段階と、前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記周辺回路部を覆う形のブロッキング層を形成する段階と、前記ランディングパッド及びブロッキング層が形成されている結果物の全面にチャンネル停止不純物を注入する段階を含む素子分離方法が提供される。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
【００１６】
（第１実施例）
図３乃至図５及び図６乃至図８は本発明による素子分離方法の第１実施例を説明するための断面図であって、図３乃至図５はワードライン（即ちゲート電極）方向に沿って見た断面図であり、図６乃至図８はワードラインの垂直方向に沿って見た断面図である。
【００１７】
部材番号２１は半導体基板を、２３はフィールド酸化膜を、２５はゲート電極を、２７はゲート電極保護膜を、２９はランディングパッドを、３１はチャンネル停止不純物の注入を、３３はチャンネル停止不純物層を各々示す。
図３と図６はフィールド酸化膜２３及びゲート電極２５を形成する段階を示したものである。半導体基板２１の非活性領域にフィールド酸化膜２３が形成され、ゲート電極２５とゲート電極保護膜２７が順次に形成される。
【００１８】
この際、前記フィールド酸化膜２３は通常のＬＯＣＯＳ 方式により形成される。
図４及び図７はランディングパッド２９を形成する段階を示したものである。前記フィールド酸化膜２３及びゲート電極２５が形成された半導体基板２１上に配線層（図示せず）を形成し、前記配線層上に感光膜パターン（図示せず）を形成した後、前記感光膜パターンを利用して前記配線層を蝕刻することによりランディングパッド２９を形成する。
【００１９】
ランディングパッドは、拡散層と配線層の間に形成されるので、半導体素子の集積度が増加すると共に表面がさらに粗くなる場合、ゲート電極の間の拡散層（例えば、ソース、ドレイン等）に配線層（例えば、ビットライン等）を容易に接続させうる。
前記ランディングパッド２９と拡散層（図示せず）を接続させるためのコンタクトホールを写真蝕刻工程で形成する場合、集積化と共に、ゲート電極のピッチが小さくなることにより前記コンタクトホールの形成のためのマスクのミスアラインメントによる接続失敗が多く発生する。
【００２０】
しかし、本発明ではＳＡＣ （Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）方法で前記コンタクトホールを通して拡散層と連結されるランディングパッドを形成した後前記ランディングパッドに配線層を接続させることによりマスクのミスアラインメントによる接続失敗を防止しうる。
本発明による前記ランディングパッド２９は拡散層（図示せず）と接続され、前記拡散層の一部と前記拡散層に隣接したフィールド酸化膜２３の縁部を覆う形で形成される。
【００２１】
図５と図８はチャンネル停止不純物層３３を形成する段階を示したものである。前記ランディングパッド２９が形成されている結果物の基板の全面にチャンネル停止不純物３１を注入することにより前記フィールド酸化膜２３の下部の半導体基板にチャンネル停止不純物層３３が形成される。
この際、前記チャンネル停止不純物３１を注入する方法として次の３つの方法が可能である。
【００２２】
第１、チャンネル停止不純物をブロッキングする役割を強化するために前記感光膜パターンを除去しない状態でチャンネル停止不純物を注入する。
第２、前記感光膜パターンを除去した後チャンネル停止不純物を注入する。
第３、前記感光膜パターンを除去した後基板の全面に絶縁膜を形成し、この絶縁膜を異方性蝕刻して前記ランディングパッドの側壁にスペーサ（図示せず）を形成することにより前記フィールド酸化膜２３上に形成されているランディングパッドとランディングパッドの間の間隔を狭くした後、チャンネル停止不純物を注入する。この方法によればチャンネル停止不純物層のプロファイルをさらに向上させうる。
【００２３】
従って、本発明による素子分離方法によれば、第１、フィールド酸化膜２３の形成段階のように高温の熱処理が要求される段階が終わった後に前記チャンネル停止不純物３１を注入するので不純物の濃度を高濃度にしなくても良く、従来の方法に比べて前記チャンネル停止不純物層の不純物濃度を正確に調節しうる。第２、前記チャンネル停止不純物層３３がフィールド酸化膜２３の中間部分の下の半導体基板２１にのみ形成されて前記チャンネル停止不純物層３３が活性領域に形成される拡散層と会う確率が少ないので、漏れ電流特性とリフレッシュ特性を向上させうる。第３、前記チャンネル停止不純物３１が注入される領域を限定するための写真蝕刻工程を追加で実施しなくても良いので工程を単純化しうる。
【００２４】
（第２実施例）
図９乃至図１１は本発明による素子分離方法の第２実施例を説明するために示した断面図である。
部材番号４１は半導体基板を、４３はパッド酸化膜を、４５はシリコン窒化膜パターンを、４７は第１チャンネル停止不純物の注入を、４９は第１チャンネル停止不純物層を、５１はフィールド酸化膜を、５３はランディングパッドを、５５は第２チャンネル停止不純物の注入を、５７は第２チャンネル停止不純物層を各々示す。
【００２５】
まず、図９は第１チャンネル停止不純物層４９を形成する段階を示したものである。半導体基板４１の表面にパッド酸化膜４３及びシリコン窒化膜（図示せず、以降の工程によりシリコン窒化膜パターン４５となる）を連続的に形成し、写真蝕刻工程を進行して非活性領域の前記シリコン窒化膜を除去することにより活性領域の半導体基板を覆う形のシリコン窒化膜パターン４５を形成する。次いで、前記シリコン窒化膜パターン４５をイオン注入マスクとして第１チャンネル停止不純物４７を注入することにより非活性領域に第１チャンネル停止不純物層４９を形成する。
【００２６】
図１０は通常の酸化工程により前記非活性領域に形成されたフィールド酸化膜５１を示している。
図１１は前記フィールド酸化膜５１の下部の半導体基板に第２チャンネル停止不純物層５７が形成されていることを示している。前記第２チャンネル停止不純物層５７を前述した第１実施例で説明した方法（図４及び図５参照）で形成する。この際、前記第１チャンネル停止不純物４７の濃度は前記第２チャンネル停止不純物５５の濃度より低い。
【００２７】
従って、本発明の第２実施例による素子分離方法では、フィールド酸化膜５１の形成の前に第１チャンネル停止不純物４７を注入し、ランディングパッド５３の形成後に第２チャンネル停止不純物５５を注入して前記フィールド酸化膜５１の下部の半導体基板に階段形のチャンネル停止不純物層を形成することにより素子の漏れ電流特性とリフレッシュ特性を向上させうる。
【００２８】
（第３実施例）
図１２は本発明による素子分離方法の第３実施例を説明するために示した断面図である。
Ａは第１導電形（例えば、Ｎ形ソース／ドレインを有するトランジスター）の拡散層が形成されるメモリセルアレー部を、Ｂは第２導電形（前記第１導電形と反対の不純物形、例えばＰ形ソース／ドレインを有するトランジスター）の拡散層が形成される第１周辺回路部を、Ｃは前記メモリセルアレー部のような第１導電形の拡散層が形成される第２周辺回路部を示す。
【００２９】
部材番号６１は半導体基板を、６３はフィールド酸化膜を、６５は拡散層を、６７はゲート絶縁膜を、６９はゲート電極を、７１はキャッピング酸化膜を、７３はスペーサ用酸化膜を、７５はランディングパッドを、７６はブロッキング層を、７７はチャンネル停止不純物の注入を、７９はチャンネル停止不純物層を示す。
【００３０】
まず、メモリセルアレー部と周辺回路部全体に掛けてチャンネル停止不純物が注入された従来の方式を説明する。この際、従来の方式の説明のために前記図１２を参照する。
メモリセルアレー部Ａの素子分離特性を強化するのために、ホウ素をチャンネル停止不純物に注入する場合、このチャンネル停止不純物はメモリセルアレー部Ａだけでなく第１周辺回路部Ｂと第２周辺回路部Ｃにも注入された。これは第１周辺回路部Ｂと第２周辺回路部Ｃに前記チャンネル停止不純物を防ぐためのブロッキング層が形成されなかったからである。
【００３１】
フィールド酸化膜６３とゲート電極６９が形成されている前記第１周辺回路部Ｂと第２周辺回路部Ｃには酸化膜７３のみがある。前記酸化膜７３の厚さは周辺回路領域に形成される素子の大きさにより決定され、その厚さを任意に厚くできない。
従って、メモリセルアレー部のランディングパッドを形成した後素子分離特性を強化するためのチャンネル停止不純物を注入する時、ランディングパッドのない周辺回路領域ではフィールド酸化膜６３の縁部Ａにもチャンネル停止不純物が注入された。これは、フィールド酸化膜６３の縁部上の前記酸化膜７３の厚さは他の部分の厚さより薄いからである。
【００３２】
従って、これを防止するためには、メモリセルアレー部にのみチャンネル停止不純物を注入することが望ましい。このための方法としては、第１、チャンネル停止不純物が注入される時素子特性が悪化されうる領域、例えば第２周辺回路部に絶縁膜を厚く形成する方法と、第２、周辺回路部上に感光膜パターンを形成した後メモリセルアレー部にのみチャンネル停止不純物を注入する方法等がある。
【００３３】
しかし、このような方法等も前記絶縁膜パターン及び感光膜パターンを形成するために写真蝕刻工程が追加されるべき問題点が発生する。
従って、本実施例ではメモリセルアレー部にランディングパッド７５を形成すると共に周辺回路部にブロッキング層７６を形成した。
即ち、前記ブロッキング層７６は前記ランディングパッド７５を構成する物質と同じ物質で、前記ランディングパッド７５の形成のための写真蝕刻工程時形成される。この際、前記ブロッキング層７６はチャンネル停止不純物の注入により素子特性が悪化されうる領域、例えば前記第２周辺回路部Ｃにのみ形成される。
【００３４】
図１２を参照すればメモリセルアレー部Ａ、第１周辺回路部Ｂ及び第２周辺回路部Ｃにフィールド酸化膜６３を形成した後に前記メモリセルアレー部Ａには第１導電形の拡散層６５を、前記第１周辺回路部Ｂと第２周辺回路部Ｃにはゲート電極６９を形成する。
次いで、前記拡散層６５及びゲート電極６９が形成されている半導体基板６１の全面に配線層（図示せず）を形成し、この配線層上に前記拡散層６５の一部と前記拡散層と隣接するフィールド酸化膜６３の縁部を覆う形の第１感光膜パターン（図示せず）と前記第２周辺回路部Ｃを覆う形の第２感光膜パターン（図示せず）を形成する。
【００３５】
引続き、前記第１及び第２感光膜パターンを利用した写真蝕刻工程で前記配線層をパタニングすることによりメモリセルアレー部にはランディングパッド７５を形成し、周辺回路部にはブロッキング層７６を形成する。
次いで、前記ランディングパッド７５及びブロッキング層７６が形成されている結果物の基板の全面に第２導電形のチャンネル停止不純物７７を注入することにより前記メモリセルアレー部Ａではフィールド酸化膜６３の下部の半導体基板にチャンネル停止不純物層７９が形成される。
【００３６】
この際、前記第１周辺回路部Ｂは前記チャンネル停止不純物層７９と同じ導電形の拡散層（即ち、第２導電形の拡散層）が形成される領域であるので、チャンネル停止不純物７７が注入されても第１周辺回路部を構成する素子の特性には影響を与えない。
前記チャンネル停止不純物７７を注入する前に前記感光膜パターンを除去する段階を追加しうる。
【００３７】
従って、本発明の第３実施例による素子分離方法は、メモリセルアレー部Ａにランディングパッド７５を形成する時前記メモリセルアレー部Ａに注入されるチャンネル停止不純物により素子特性が悪化されうる第２周辺回路部Ｃにはブロッキング層７１３を形成することにより工程を単純化しうる。
【００３８】
（第４実施例）
図１３は本発明による素子分離方法の第４実施例を説明するために示した断面図である。
Ａは第１導電形（例えば、Ｎ形ソース／ドレインを有するトランジスター）の拡散層が形成されるメモリセルアレー部を、Ｂは前記メモリセルアレー部のような第１導電形の拡散層が形成される第１周辺回路部を、Ｃは第２導電形（前記第１導電形と反対の不純物形、例えばＰ形ソース／ドレインを有するトランジスター）の拡散層が形成される第２周辺回路部を示す。
【００３９】
部材番号８１は半導体基板を、８３はフィールド酸化膜を、８５は拡散層を、８７はゲート絶縁膜を、８９はゲート電極を、９１はキャッピング酸化膜を、９３はスペーサ用酸化膜を、９５はランディングパッドを、９６はブロッキング層を、９７はチャンネル停止不純物の注入を、９９はチャンネル停止不純物層を示す。
【００４０】
前記第３実施例ではメモリセルアレー部にランディングパッド（図１２の７５）を形成する時第２周辺回路部にブロッキング層（図１２の７６）を形成したが本実施例では全ての周辺回路部、例えば第１周辺回路部と第２周辺回路部にブロッキング層９６を形成した。
【００４１】
【発明の効果】
従って、本発明による素子分離方法はランディングパッドを利用して非活性領域に局部的にチャンネル停止不純物を注入することにより素子の漏れ電流特性とリフレッシュ特性を向上させると共に工程を単純化しうる。
以上、実施例を通して本発明を具体的に説明したが、本発明はこれに限定されなく、本発明の技術的思想内で当分野の通常の知識でその変形や改良が可能である。
【図面の簡単な説明】
【図１】一般的なＬＯＣＯＳ 技術による素子分離方法を説明するために示した断面図である。
【図２】一般的なＬＯＣＯＳ 技術による素子分離方法を説明するために示した断面図である。
【図３】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図４】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図５】本発明による素子分離方法の第１実施例を説明するためにワードラインの方向に沿って見た断面図である。
【図６】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図７】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図８】本発明による素子分離方法の第１実施例を説明するためにワードラインの垂直方向に沿って見た断面図である。
【図９】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１０】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１１】本発明による素子分離方法の第２実施例を説明するために示した断面図である。
【図１２】本発明による素子分離方法の第３実施例を説明するために示した断面図である。
【図１３】本発明による素子分離方法の第４実施例を説明するために示した断面図である。
【符号の説明】
２１ 半導体基板
２３ フィールド酸化膜
２９ ランディングパッド
３１ チャンネル停止不純物
３３ チャンネル停止不純物層
Claims (9)
- 半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、
前記活性領域に拡散層を形成する段階と、
前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、
前記配線層上に前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の感光膜パターンを形成する段階と、
前記感光膜パターンを利用して前記配線層をパタニングすることによりランディングパッドを形成する段階と、
前記ランディングパッドが形成されている結果物の全面に第１チャンネル停止不純物を注入することにより前記フィールド酸化膜の下の前記半導体基板に第１チャンネル停止不純物層を形成する段階を含むことを特徴とする素子分離方法。 - 前記第１チャンネル停止不純物を注入する前に、前記感光膜パターンを除去する段階をさらに含むことを特徴とする請求項１に記載の素子分離方法。
- 前記感光膜パターンを除去した後、前記ランディングパッドが形成されている結果物の全面に絶縁膜を形成する段階及び前記絶縁膜を異方性蝕刻することにより前記ランディングパッドの側壁にスペーサを形成する段階をさらに含むことを特徴とする請求項２に記載の素子分離方法。
- 前記フィールド酸化膜を形成する段階の前に、前記非活性領域に第２チャンネル停止不純物を注入して第２チャンネル停止不純物層を形成する段階をさらに含むことを特徴とする請求項２に記載の素子分離方法。
- 前記第２チャンネル停止不純物の濃度は前記第１チャンネル停止不純物の濃度より低いことを特徴とする請求項４に記載の素子分離方法。
- 半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、
メモリセルアレー部となる活性領域に第１導電形の第１拡散層を形成する段階と、
前記第１拡散層が形成されている半導体基板の全面に前記第１拡散層と部分的に接続する配線層を形成する段階と、
前記配線層上に、前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部の中第１導電形の第２拡散層が形成される部分を覆う形の第２感光膜パターを形成する段階と、
前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記第１拡散層の一部と前記第１拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記第１導電形の第２拡散層が形成される部分を覆う形のブロッキング層を形成する段階と、
前記ランディングパッド及びブロッキング層が形成されている結果物の全面に第２導電形のチャンネル停止不純物を注入する段階を含むことを特徴とする素子分離方法。 - 前記第１及び第２拡散層はＰ形不純物をドーピングして形成し、前記チャンネル停止不純物はＮ形不純物であることを特徴とする請求項６に記載の素子分離方法。
- 前記チャンネル停止不純物を注入する前に前記感光膜パターンを除去する段階をさらに含むことを特徴とする請求項６に記載の素子分離方法。
- 半導体基板を活性領域と非活性領域に限定するためにフィールド酸化膜を前記非活性領域に形成する段階と、
メモリセルアレー部となる活性領域に拡散層を形成する段階と、
前記拡散層が形成されている半導体基板の全面に前記拡散層と部分的に接続する配線層を形成する段階と、
前記配線層上に、前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形の第１感光膜パターン及び前記メモリセルアレー部を取囲む周辺回路部を覆う第２感光膜パターを形成する段階と、
前記第１及び第２感光膜パターンを利用して前記配線層をパタニングすることにより前記拡散層の一部と前記拡散層と隣接するフィールド酸化膜の縁部を覆う形のランディングパッド及び前記周辺回路部を覆う形のブロッキング層を形成する段階と、
前記ランディングパッド及びブロッキング層が形成されている結果物の全面にチャンネル停止不純物を注入する段階を含むことを特徴とする素子分離方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19950011767 | 1995-05-12 | ||
| KR1019950052730A KR0170285B1 (ko) | 1995-05-12 | 1995-12-20 | 반도체 장치의 소자 분리 방법 |
| KR1995P11767 | 1995-12-20 | ||
| KR1995P52730 | 1995-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316304A JPH08316304A (ja) | 1996-11-29 |
| JP3630497B2 true JP3630497B2 (ja) | 2005-03-16 |
Family
ID=26631017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11262196A Expired - Fee Related JP3630497B2 (ja) | 1995-05-12 | 1996-05-07 | 素子分離方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5786265A (ja) |
| JP (1) | JP3630497B2 (ja) |
| KR (1) | KR0170285B1 (ja) |
| CN (1) | CN1092401C (ja) |
| DE (1) | DE19618866B4 (ja) |
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-
1995
- 1995-12-20 KR KR1019950052730A patent/KR0170285B1/ko not_active IP Right Cessation
-
1996
- 1996-05-07 JP JP11262196A patent/JP3630497B2/ja not_active Expired - Fee Related
- 1996-05-09 US US08/647,874 patent/US5786265A/en not_active Expired - Lifetime
- 1996-05-10 CN CN96105851A patent/CN1092401C/zh not_active Expired - Fee Related
- 1996-05-10 DE DE19618866A patent/DE19618866B4/de not_active Expired - Fee Related
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| WO2014034928A1 (ja) | 2012-08-31 | 2014-03-06 | ユニバーサル・バイオ・リサーチ株式会社 | 変形要素内蔵分注チップ、変形要素内蔵分注装置および変形要素内蔵分注処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19618866A1 (de) | 1996-12-05 |
| DE19618866B4 (de) | 2008-01-03 |
| US5786265A (en) | 1998-07-28 |
| JPH08316304A (ja) | 1996-11-29 |
| CN1092401C (zh) | 2002-10-09 |
| CN1138749A (zh) | 1996-12-25 |
| KR0170285B1 (ko) | 1999-03-30 |
| KR960043111A (ko) | 1996-12-23 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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