JP3125751B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にゲート電極の側壁部に半導体領域を形
成するときのマスクとなる絶縁膜が形成されている絶縁
ゲート型トランジスタを有する半導体装置の製造方法に
関する。
法に係わり、特にゲート電極の側壁部に半導体領域を形
成するときのマスクとなる絶縁膜が形成されている絶縁
ゲート型トランジスタを有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＤＲＡＭ製品において、ホールド特性向
上のためジャンクションリークの低減が重要な課題とな
っている。従来はこの目的のため、ＬＤＤサイドウォー
ル形成時にセル内のみエッチバックを行わない方法が提
案されていた（特開昭６２−２５６２号公報）。
上のためジャンクションリークの低減が重要な課題とな
っている。従来はこの目的のため、ＬＤＤサイドウォー
ル形成時にセル内のみエッチバックを行わない方法が提
案されていた（特開昭６２−２５６２号公報）。
【０００３】すなわち、上記の方法は、メモリセル部の
ようなリーク電流防止の必要なトランジスタについて
は、メモリセル部のみをフォトレジストで覆いエッチバ
ックを行なわず、ソース・ドレイン領域を低濃度の半導
体領域のみで形成し、周辺回路部のようなリーク電流防
止が特に求められないトランジスタについては、エッチ
バックを行って、ゲート電極の側壁部に半導体領域を形
成するときのマスクとなる絶縁膜を形成し、高濃度の半
導体領域とその半導体領域の周囲に形成される低濃度の
半導体領域（いわゆるＬＤＤ構造）とを形成するもので
ある。
ようなリーク電流防止の必要なトランジスタについて
は、メモリセル部のみをフォトレジストで覆いエッチバ
ックを行なわず、ソース・ドレイン領域を低濃度の半導
体領域のみで形成し、周辺回路部のようなリーク電流防
止が特に求められないトランジスタについては、エッチ
バックを行って、ゲート電極の側壁部に半導体領域を形
成するときのマスクとなる絶縁膜を形成し、高濃度の半
導体領域とその半導体領域の周囲に形成される低濃度の
半導体領域（いわゆるＬＤＤ構造）とを形成するもので
ある。
【０００４】なお、ＬＤＤ構造の絶縁ゲート型トランジ
スタを開示するものとしては、例えば、特開平１−１２
０８６２号公報、特開平４−２８２４６号公報、特開平
４−２１８９２５号公報等がある。
スタを開示するものとしては、例えば、特開平１−１２
０８６２号公報、特開平４−２８２４６号公報、特開平
４−２１８９２５号公報等がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
方法はメモリセル部のみをフォトレジストで覆う必要が
あるため、フォトリソグラフィ工程を１回追加する必要
がある。また、この方法ではセルの内外でエッチバック
の有無による段差が発生するため、上層の配線工程にお
いて段差に対する充分な配慮が必要となる。
方法はメモリセル部のみをフォトレジストで覆う必要が
あるため、フォトリソグラフィ工程を１回追加する必要
がある。また、この方法ではセルの内外でエッチバック
の有無による段差が発生するため、上層の配線工程にお
いて段差に対する充分な配慮が必要となる。
【０００６】本発明はフォトリソグラフィ工程の増加を
必要とせず、イオン注入工程の追加という簡便なプロセ
スでジャンクションリークの低減を図るものである。
必要とせず、イオン注入工程の追加という簡便なプロセ
スでジャンクションリークの低減を図るものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、メモリセル部を構成する、第１のゲート電極
を有する第１の絶縁ゲート型トランジスタと、周辺回路
部を構成する、第２のゲート電極を有する第２の絶縁ゲ
ート型トランジスタとを有する半導体装置の製造方法に
おいて、第１及び第２のゲート電極形成後に、該第１の
ゲート電極と該第２のゲート電極とをマスクとして第１
の不純物導入を行って、前記第１の絶縁ゲート型トラン
ジスタの第１の低濃度半導体領域及び前記第２の絶縁ゲ
ート型トランジスタの第２の低濃度半導体領域を形成
し、さらに前記第１及び第２のゲート電極の側壁部に絶
縁膜を形成する工程と、前記第１のゲート電極と前記第
１のゲート電極の側壁部に設けられた前記絶縁膜とをマ
スクとして、前記第１の不純物導入と略同一の条件で第
２の不純物導入を行って第３の低濃度半導体領域を形成
し、前記第１の低濃度半導体領域及び第３の低濃度半導
体領域からなる前記第１の絶縁ゲート型トランジスタの
ソース・ドレイン領域を形成する工程と、前記第２のゲ
ート電極と前記第２のゲート電極の側壁部に設けられた
前記絶縁膜とをマスクとして、前記第１の不純物導入よ
り高濃度の第３の不純物導入を行って高濃度半導体領域
を形成し、前記第２の低濃度半導体領域及び高濃度半導
体領域からなる前記第２の絶縁ゲート型トランジスタの
ソース・ドレイン領域を形成する工程と、を有すること
を特徴とする。
造方法は、メモリセル部を構成する、第１のゲート電極
を有する第１の絶縁ゲート型トランジスタと、周辺回路
部を構成する、第２のゲート電極を有する第２の絶縁ゲ
ート型トランジスタとを有する半導体装置の製造方法に
おいて、第１及び第２のゲート電極形成後に、該第１の
ゲート電極と該第２のゲート電極とをマスクとして第１
の不純物導入を行って、前記第１の絶縁ゲート型トラン
ジスタの第１の低濃度半導体領域及び前記第２の絶縁ゲ
ート型トランジスタの第２の低濃度半導体領域を形成
し、さらに前記第１及び第２のゲート電極の側壁部に絶
縁膜を形成する工程と、前記第１のゲート電極と前記第
１のゲート電極の側壁部に設けられた前記絶縁膜とをマ
スクとして、前記第１の不純物導入と略同一の条件で第
２の不純物導入を行って第３の低濃度半導体領域を形成
し、前記第１の低濃度半導体領域及び第３の低濃度半導
体領域からなる前記第１の絶縁ゲート型トランジスタの
ソース・ドレイン領域を形成する工程と、前記第２のゲ
ート電極と前記第２のゲート電極の側壁部に設けられた
前記絶縁膜とをマスクとして、前記第１の不純物導入よ
り高濃度の第３の不純物導入を行って高濃度半導体領域
を形成し、前記第２の低濃度半導体領域及び高濃度半導
体領域からなる前記第２の絶縁ゲート型トランジスタの
ソース・ドレイン領域を形成する工程と、を有すること
を特徴とする。
【０００８】
【０００９】
【００１０】
【００１１】本発明はゲート電極形成後に該ゲート電極
をマスクとして第１の不純物導入を行って第１の低濃度
半導体領域を形成し、さらにこのゲート電極の側壁部に
エッチバックによる絶縁膜を形成した後に第２の不純物
導入を行って第２の低濃度半導体領域を形成して、エッ
チバック時に基板表面に導入されたＧＲセンターを第２
の低濃度半導体領域で覆うことで、空乏層がＧＲセンタ
ーにかからないようにして、リーク電流の削減、ＢＴに
よるホールド劣化の防止を図るものである。
をマスクとして第１の不純物導入を行って第１の低濃度
半導体領域を形成し、さらにこのゲート電極の側壁部に
エッチバックによる絶縁膜を形成した後に第２の不純物
導入を行って第２の低濃度半導体領域を形成して、エッ
チバック時に基板表面に導入されたＧＲセンターを第２
の低濃度半導体領域で覆うことで、空乏層がＧＲセンタ
ーにかからないようにして、リーク電流の削減、ＢＴに
よるホールド劣化の防止を図るものである。
【００１２】ここで、ＧＲ（Generation-Recombination
Center）センターとは、キャリアの生成・再結合中心
をいう。またＢＴ（Bias Test）とは通常使用時より大
きな電圧を印加して行う試験をいう。
Center）センターとは、キャリアの生成・再結合中心
をいう。またＢＴ（Bias Test）とは通常使用時より大
きな電圧を印加して行う試験をいう。
【００１３】フィールド酸化膜のエッジ近傍の拡大図で
ある図４および図５を用いて、ＧＲセンターによるホー
ルド劣化の原理について説明する。
ある図４および図５を用いて、ＧＲセンターによるホー
ルド劣化の原理について説明する。
【００１４】図４はＢＴ時に高電圧が印加された状態を
示している。この時、高電圧印加により空乏層８，９が
伸びる。Ｎ-低濃度拡散層方向に伸びた空乏層８がＧＲ
センター６の存在する基板表面に達すると、ＧＲセンタ
ー６を介してＰウェルに電流が流れ、これにより発生し
たホットキャリアがフィールド酸化膜４中に注入され
る。
示している。この時、高電圧印加により空乏層８，９が
伸びる。Ｎ-低濃度拡散層方向に伸びた空乏層８がＧＲ
センター６の存在する基板表面に達すると、ＧＲセンタ
ー６を介してＰウェルに電流が流れ、これにより発生し
たホットキャリアがフィールド酸化膜４中に注入され
る。
【００１５】ＢＴ終了後、通常の動作電圧を印加した場
合を図５に示す。ＢＴ時にフィールド酸化膜中に注入さ
れたホットキャリアにより、フィールドエッジ付近の空
乏層が広がり、低電圧時においてもＧＲセンターと接触
している。これがＢＴにより発生する劣化の原因であ
る。
合を図５に示す。ＢＴ時にフィールド酸化膜中に注入さ
れたホットキャリアにより、フィールドエッジ付近の空
乏層が広がり、低電圧時においてもＧＲセンターと接触
している。これがＢＴにより発生する劣化の原因であ
る。
【００１６】本発明は、エッチバックによるゲート電極
の側壁部の絶縁膜（サイドウォール）形成後に第２のイ
オン注入を行うことでＰＮ接合界面をＧＲセンターから
離すようにしたものである。このようにすることで、Ｂ
Ｔ時の空乏層伸張時においてもＧＲセンターと接触しな
いようにすることが可能であり、ＢＴでの特性劣化を防
止することができる。
の側壁部の絶縁膜（サイドウォール）形成後に第２のイ
オン注入を行うことでＰＮ接合界面をＧＲセンターから
離すようにしたものである。このようにすることで、Ｂ
Ｔ時の空乏層伸張時においてもＧＲセンターと接触しな
いようにすることが可能であり、ＢＴでの特性劣化を防
止することができる。
【００１７】なお、第１の不純物導入と略同一の条件で
第２の不純物導入を行うのは、第１の不純物導入後に形
成されたＧＲセンターを覆い、なおかつエッチバックに
よって露出した、第１の不純物導入が行なわれていない
部分の濃度を他の場所と同程度にするためである。
第２の不純物導入を行うのは、第１の不純物導入後に形
成されたＧＲセンターを覆い、なおかつエッチバックに
よって露出した、第１の不純物導入が行なわれていない
部分の濃度を他の場所と同程度にするためである。
【００１８】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１９】図１に本発明による絶縁ゲート型トランジ
スタの断面図を示す。図２はゲート電極のパターニング
後に第１のイオン注入を行い第１の拡散層を形成した時
の断面図、図３はゲート電極にサイドウォールを形成し
た時の断面図を示したものである。
スタの断面図を示す。図２はゲート電極のパターニング
後に第１のイオン注入を行い第１の拡散層を形成した時
の断面図、図３はゲート電極にサイドウォールを形成し
た時の断面図を示したものである。
【００２０】図２に示すように、ゲート電極１のパター
ニング後に第１のイオン注入を行い第１の拡散層３を形
成する。次に酸化膜を成長させ、ついで酸化膜エッチバ
ックを行うことでサイドウォール５を形成し図３の形状
を得る。このときの酸化膜エッチバックにより酸化膜が
エッチングされ、低濃度拡散層３の形成されているシリ
コン基板表面が露出される。このときプラズマにより叩
かれる基板表面にダメージ層が形成され、これがＧＲセ
ンター６となる。
ニング後に第１のイオン注入を行い第１の拡散層３を形
成する。次に酸化膜を成長させ、ついで酸化膜エッチバ
ックを行うことでサイドウォール５を形成し図３の形状
を得る。このときの酸化膜エッチバックにより酸化膜が
エッチングされ、低濃度拡散層３の形成されているシリ
コン基板表面が露出される。このときプラズマにより叩
かれる基板表面にダメージ層が形成され、これがＧＲセ
ンター６となる。
【００２１】ここで、図１に示すようにサイドウォール
５の形成後、第２のイオン注入を行い第２の拡散層７を
形成する。形成された第２の拡散層７はＧＲセンターを
覆いＰＮ接合界面を遠ざける働きをする。それにより高
電圧印加時に空乏層が広がってきた場合でも、ＧＲセン
ターに届かなくなり、ホットキャリアの発生やそれに伴
うホールド劣化を防ぐことができる。
５の形成後、第２のイオン注入を行い第２の拡散層７を
形成する。形成された第２の拡散層７はＧＲセンターを
覆いＰＮ接合界面を遠ざける働きをする。それにより高
電圧印加時に空乏層が広がってきた場合でも、ＧＲセン
ターに届かなくなり、ホットキャリアの発生やそれに伴
うホールド劣化を防ぐことができる。
【００２２】第１のイオン注入の条件は、不純物がリン
の場合は、エネルギー４０〜８０ｋｅＶ程度、ドーズ量
が１×１０13〜１×１０14／ｃｍ2程度、また不純物が
ヒ素の場合は、エネルギー２０〜５０ｋｅＶ程度、ドー
ズ量が１×１０13〜１×１０ 14／ｃｍ2程度である。
の場合は、エネルギー４０〜８０ｋｅＶ程度、ドーズ量
が１×１０13〜１×１０14／ｃｍ2程度、また不純物が
ヒ素の場合は、エネルギー２０〜５０ｋｅＶ程度、ドー
ズ量が１×１０13〜１×１０ 14／ｃｍ2程度である。
【００２３】第２のイオン注入の条件（不純物材料、エ
ネルギー、ドーズ量）は、第１のイオン注入の条件と略
同一で行う。
ネルギー、ドーズ量）は、第１のイオン注入の条件と略
同一で行う。
【００２４】なお、上記本発明は、ゲート電極のサイド
ウォールを形成する絶縁ゲート型トランジスタを用いる
半導体製品に広く用いることができるが、代表的な例と
して本発明を用いたＤＲＡＭについて説明する。
ウォールを形成する絶縁ゲート型トランジスタを用いる
半導体製品に広く用いることができるが、代表的な例と
して本発明を用いたＤＲＡＭについて説明する。
【００２５】図６を用いて本発明によるＤＲＡＭの構造
およびその製造方法について説明する。
およびその製造方法について説明する。
【００２６】まず、図６（ａ）に示すように、Ｐウエル
１１にフィールド酸化膜１２を形成した後に第１酸化膜
１３を形成し、その上に第１ゲート電極１４を形成す
る。
１１にフィールド酸化膜１２を形成した後に第１酸化膜
１３を形成し、その上に第１ゲート電極１４を形成す
る。
【００２７】次に、図６（ｂ）に示すように、第２酸化
膜１５，１６を形成し（第２酸化膜１６はゲート酸化膜
となる。）、さらにゲート電極１７ａ，１７ｂを形成す
る。
膜１５，１６を形成し（第２酸化膜１６はゲート酸化膜
となる。）、さらにゲート電極１７ａ，１７ｂを形成す
る。
【００２８】その後、Ｎ型不純物（例えばリン）の第１
のイオン注入を行ってメモリセル部を構成する第１のＭ
ＯＳトランジスタの低濃度半導体領域１８1，１８2およ
び周辺回路部を構成する第２のＭＯＳトランジスタの低
濃度半導体領域１８3，１８4を形成する。
のイオン注入を行ってメモリセル部を構成する第１のＭ
ＯＳトランジスタの低濃度半導体領域１８1，１８2およ
び周辺回路部を構成する第２のＭＯＳトランジスタの低
濃度半導体領域１８3，１８4を形成する。
【００２９】次に、図６（ｃ）に示すように、ＣＶＤ−
ＳｉＯ2等の絶縁層１９を形成し、図６（ｄ）に示すよ
うにエッチバックを行いゲート電極１７ａ，１７ｂの側
壁部のサイドウォール２０を形成する。
ＳｉＯ2等の絶縁層１９を形成し、図６（ｄ）に示すよ
うにエッチバックを行いゲート電極１７ａ，１７ｂの側
壁部のサイドウォール２０を形成する。
【００３０】次に、図６（ｅ）に示すように、周辺回路
部を構成する第２のＭＯＳトランジスタ側をレジスト２
１で覆って、メモリセル部を構成する第１のＭＯＳトラ
ンジスタに第１のイオン注入と同じ条件で第２のイオン
注入を行って低濃度半導体領域２１1，２１2を形成す
る。
部を構成する第２のＭＯＳトランジスタ側をレジスト２
１で覆って、メモリセル部を構成する第１のＭＯＳトラ
ンジスタに第１のイオン注入と同じ条件で第２のイオン
注入を行って低濃度半導体領域２１1，２１2を形成す
る。
【００３１】次に、図６（ｆ）に示すように、メモリセ
ル部を構成する第１のＭＯＳトランジスタ側をレジスト
２１で覆って、周辺回路部を構成する第２のＭＯＳトラ
ンジスタにＮ型不純物（例えばヒ素）の第３のイオン注
入を行って高濃度半導体領域２３1，２３2を形成する。
ル部を構成する第１のＭＯＳトランジスタ側をレジスト
２１で覆って、周辺回路部を構成する第２のＭＯＳトラ
ンジスタにＮ型不純物（例えばヒ素）の第３のイオン注
入を行って高濃度半導体領域２３1，２３2を形成する。
【００３２】その後、配線等を形成してＤＲＡＭを完成
する。
する。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
エッチバックによるサイドウォール形成後に第二のイオ
ン注入を行うことでＰＮ接合界面をＧＲセンターから離
間させ、空乏層伸張時においてもＧＲセンターと接触し
ないようにすることが可能である。これによりＢＴでの
特性劣化を防止することができる。
エッチバックによるサイドウォール形成後に第二のイオ
ン注入を行うことでＰＮ接合界面をＧＲセンターから離
間させ、空乏層伸張時においてもＧＲセンターと接触し
ないようにすることが可能である。これによりＢＴでの
特性劣化を防止することができる。
【図１】本発明による絶縁ゲート型トランジスタの一部
断面図である。
断面図である。
【図２】本発明による絶縁ゲート型トランジスタの製造
工程を示す一部断面図である。
工程を示す一部断面図である。
【図３】本発明による絶縁ゲート型トランジスタの製造
工程を示す一部断面図である。
工程を示す一部断面図である。
【図４】ＧＲセンターによるホールド劣化を説明するた
めのフィールド酸化膜のエッジ近傍の拡大図である。
めのフィールド酸化膜のエッジ近傍の拡大図である。
【図５】ＧＲセンターによるホールド劣化を説明するた
めのフィールド酸化膜のエッジ近傍の拡大図である。
めのフィールド酸化膜のエッジ近傍の拡大図である。
【図６】本発明によるＤＲＡＭの構造およびその製造方
法を説明するための断面図である。
法を説明するための断面図である。
１ ゲート電極 ２ ゲート絶縁膜 ３ 第１の拡散層 ４ フィールド酸化膜 ５ サイドウォール ６ ＧＲセンター ７ 第２の拡散層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 21/8242 H01L 27/088 H01L 27/108 H01L 21/336
Claims (1)
- 【請求項１】 メモリセル部を構成する、第１のゲート
電極を有する第１の絶縁ゲート型トランジスタと、周辺
回路部を構成する、第２のゲート電極を有する第２の絶
縁ゲート型トランジスタとを有する半導体装置の製造方
法において、第１及び第２のゲート電極形成後に、該第
１のゲート電極と該第２のゲート電極とをマスクとして
第１の不純物導入を行って、前記第１の絶縁ゲート型ト
ランジスタの第１の低濃度半導体領域及び前記第２の絶
縁ゲート型トランジスタの第２の低濃度半導体領域を形
成し、さらに前記第１及び第２のゲート電極の側壁部に
絶縁膜を形成する工程と、 前記第１のゲート電極と前記第１のゲート電極の側壁部
に設けられた前記絶縁膜とをマスクとして、前記第１の
不純物導入と略同一の条件で第２の不純物導入を行って
第３の低濃度半導体領域を形成し、前記第１の低濃度半
導体領域及び第３の低濃度半導体領域からなる前記第１
の絶縁ゲート型トランジスタのソース・ドレイン領域を
形成する工程と、 前記第２のゲート電極と前記第２のゲート電極の側壁部
に設けられた前記絶縁膜とをマスクとして、前記第１の
不純物導入より高濃度の第３の不純物導入を行って高濃
度半導体領域を形成し、前記第２の低濃度半導体領域及
び高濃度半導体領域からなる前記第２の絶縁ゲート型ト
ランジスタのソース・ドレイン領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165305A JP3125751B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10165305A JP3125751B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354790A JPH11354790A (ja) | 1999-12-24 |
| JP3125751B2 true JP3125751B2 (ja) | 2001-01-22 |
Family
ID=15809818
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| Application Number | Title | Priority Date | Filing Date |
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| JP10165305A Expired - Fee Related JP3125751B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3125751B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05200492A (ja) * | 1992-01-24 | 1993-08-10 | Nippon Steel Corp | 連続鋳造薄板鋳片の搬送巻取装置および搬送巻取方法 |
-
1998
- 1998-06-12 JP JP10165305A patent/JP3125751B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05200492A (ja) * | 1992-01-24 | 1993-08-10 | Nippon Steel Corp | 連続鋳造薄板鋳片の搬送巻取装置および搬送巻取方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11354790A (ja) | 1999-12-24 |
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