JP2002110691A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチの内壁に沿って発生する反転層に起
因する同導電型の領域間のリークを抑止する。 【解決手段】 ＳＯＩ基板の表面側から絶縁層まで達す
るトレンチ３により、素子領域４が囲まれて絶縁分離さ
れており、素子領域４は、ベース領域４１の表層にベー
スコンタクト領域４２と第１及び第２のコレクタ領域４
３、４５とエミッタ領域４４とが形成されてなり、第１
及び第２のコレクタ領域４３、４５は電位が異なってい
る。そして、トレンチ３の内壁のうち、第１のコレクタ
４３に対向する部位と第２のコレクタ領域４５に対向す
る部位との間に、素子領域４の内部に向けて突出した突
出部３ａが形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチによって
絶縁分離された半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】トレンチによって絶縁分離された半導体
装置として、例えばＰＮＰトランジスタがある。そし
て、複数の出力電流を得たい場合、コレクタ領域を複数
に分割したマルチコレクタＰＮＰトランジスタ（以下、
マルチコレクタＰＮＰＴｒとする）を用いることがあ
る。このマルチコレクタＰＮＰＴｒは、複数のＰＮＰト
ランジスタを用いて複数の出力電流を得る場合に比べ
て、より小さい素子面積で出力電流の大きさをより揃え
ることができる。

【０００３】図２９は、このマルチコレクタＰＮＰＴｒ
の主要な部分のレイアウトを示す図であり、図３０は図
２９におけるＢ−Ｂ断面を示す模式図である。マルチコ
レクタＰＮＰＴｒは、絶縁層１０２上にＮ^-基板である
ベース領域１４１が配置されている。ベース領域１４１
の周囲は、絶縁層まで達しているトレンチ１０３で囲ま
れて周囲から絶縁分離されている。

【０００４】このベース領域１４１の表層部には、ＬＯ
ＣＯＳ酸化膜１０５により区画されて、一端側から順
に、Ｎ型半導体からなるベースコンタクト領域１４２、
Ｐ型半導体からなる第１のコレクタ領域１４３、Ｐ型半
導体からなるエミッタ領域１４４、及び、Ｐ型半導体か
らなる第２のコレクタ領域１４５が配置されている。つ
まり、ベース領域１４１、ベースコンタクト領域１４
２、第１及び第２のコレクタ領域１４３、１４５、エミ
ッタ領域１４４からなる素子領域１０４がトレンチ１０
３により囲まれて絶縁分離されている。

【０００５】

【発明が解決しようとする課題】しかしながら、この構
造において、トレンチ１０３の内側のベース領域１４１
の電位がトレンチ１０３の外側の素子外領域１０６の電
位より高く、その電圧がある電圧Ｖｔを超えると、トレ
ンチ１０３の内壁（トレンチ１０３の素子領域１０４側
の側面）に沿ってベース領域１４１の導電型（Ｎ^-）と
は反対の導電型であるＰ型の反転層１０７が生じる。こ
の反転層１０７は、図３０に示すように、トレンチ１０
３の内側と外側の電位差による電界によって、ベース領
域１４１の電子がトレンチ１０３の側壁から退けられる
ことにより形成される。

【０００６】つまり、素子外領域１０６がゲートに相当
し、トレンチ１０３内の絶縁膜がゲート絶縁膜に相当
し、第１及び第２のコレクタ領域１４３、１４５がソー
ス及びドレインに相当する寄生ＰｃｈＭＯＳが形成され
る。

【０００７】そして、第１のコレクタ領域１４３と反転
層１０７、及び、第２のコレクタ領域１４５と反転層１
０７とが各々つながり、マルチコレクタＰＮＰＴｒの仕
様により第１のコレクタ領域１４３と第２のコレクタ領
域１４５との間に電位差がある場合は、寄生ＰｃｈＭＯ
Ｓが動作してしまう。

【０００８】その結果、図２９の矢印で示すように、こ
の反転層１０７を通じて第１のコレクタ領域１４３と第
２のコレクタ領域１４５との間でリークが生じてしま
う。特に、第１及び第２のコレクタ領域１４３、１４５
の周囲（ベース領域１４１）の不純物濃度が小さい場合
は容易に電子が移動してしまうため、反転層１０７がで
きやすくこの様なリークが生じ易い。

【０００９】このリークが発生する問題は、マルチコレ
クタＰＮＰＴｒに限らず、トレンチによって絶縁分離さ
れた領域内において、トレンチと対向する同導電型で電
位の異なる領域が複数ある場合に生じる。

【００１０】本発明は、上記問題点に鑑み、トレンチの
内壁に沿って発生する反転層に起因する同導電型の領域
間のリークを抑止することができる半導体装置及びその
製造方法を提供する。

【００１１】

【課題を解決するための手段】そこで、上記目的を達成
するため、請求項１に記載の発明では、素子領域（４）
をトレンチ（３）により囲んで絶縁分離し、素子領域内
に、トレンチに対向して同じ導電型の同導電領域（４
３、４５）を複数有する半導体装置において、トレンチ
のうち、複数の同導電領域の各々と対向する各々の部位
の間に突出部（３ａ）を形成していることを特徴として
いる。

【００１２】これにより、トレンチのうち突出部はトレ
ンチの幅が大きくなっており反転層ができないため、反
転層を介して複数の同導電領域が接続しない。その結
果、トレンチの内壁に沿って発生する反転層に起因する
同導電領域間のリークを抑止することができる。

【００１３】また、請求項２に記載の発明では、素子領
域（４）をトレンチ（３）により囲んで絶縁分離し、ト
レンチを挟んで素子領域の外の領域と素子領域との間に
電位差を有し、素子領域内に、トレンチに対向して同じ
導電型の同導電領域（４３、４５）を複数有する半導体
装置において、トレンチを、電位差によってトレンチの
素子領域側の側面に同導電領域と同じ導電型の反転層
（７）が形成されないような幅に形成することを特徴と
している。

【００１４】これにより、反転層がトレンチの内壁に発
生しないため、反転層に起因する同導電領域間のリーク
を抑止することができる。

【００１５】また、請求項３に記載の発明では、素子領
域（４）をトレンチ（３）により囲んで絶縁分離し、素
子領域内に、トレンチに対向して同じ導電型の同導電領
域（４３、４５）を複数有する半導体装置において、ト
レンチのうち、複数の同導電領域の配列方向と同じ方向
に伸びた領域を挟んで、複数の同導電領域を有する素子
領域とは異なる素子領域（１２）を形成していることを
特徴としている。

【００１６】本発明では、同導電領域を複数有する素子
領域に対してトレンチを挟んで他の素子領域を形成する
ことにより、トレンチの内側と外側の電位差を小さくす
ることができる。その結果、トレンチの内壁に反転層が
形成されることを防止して、反転層に起因する同導電領
域間のリークを抑止することができる。

【００１７】また、請求項４に記載の発明では、第１導
電型の半導体領域（４１）を有する基板（１）のうち、
半導体領域にトレンチ（３）が形成され、半導体領域の
うちトレンチにより囲まれて絶縁分離された素子領域
（４）内に、トレンチに対向して同じ第２導電型の同導
電領域（４３、４５）を複数有する半導体装置におい
て、トレンチ内に電気伝導性の多結晶シリコン部材（１
３）が充填されており、該多結晶シリコン部材の電位が
制御されるようになっていることを特徴としている。

【００１８】本発明では、多結晶シリコン部材の電位を
制御することでトレンチの内壁に反転層が形成され難く
することができる。従って、トレンチの内壁に沿って発
生する反転層に起因する同導電型の領域間のリークを抑
止することができる。

【００１９】この場合、請求項５に記載の発明のよう
に、多結晶シリコン部材と半導体領域とが同電位になっ
ていると好適に反転層の形成を抑制することができる。

【００２０】具体的には、請求項６に記載の発明のよう
に、請求項４の発明において、多結晶シリコン部材と同
導電領域とが同電位になっていると好ましい。

【００２１】また、請求項７に記載の発明では、第１導
電型の半導体領域（４１）を有する基板（１）のうち、
半導体領域にトレンチ（３）が形成され、半導体領域の
うちトレンチにより囲まれて絶縁分離された素子領域
（４）内に、トレンチに対向して同じ第２導電型の同導
電領域（４３、４５）を複数有する半導体装置におい
て、少なくとも、複数の同導電領域の各々の間とトレン
チとの間に、半導体領域よりも不純物濃度が高い第１導
電型の不純物層（２０、２２、２６）が形成されている
ことことを特徴としている。

【００２２】本発明では、第１導電型の不純物層が複数
の同導電領域の各々の間とトレンチとの間に存在するた
め、トレンチの内壁に反転層が形成されることを抑制で
きる。従って、トレンチの内壁に沿って発生する反転層
に起因する同導電型の領域間のリークを抑止することが
できる。

【００２３】この場合、請求項８に記載の発明のよう
に、不純物層を同導電領域を囲むように枠形状に形成す
ることができる。

【００２４】また、請求項９に記載の発明では、請求項
７又は８の発明において、不純物層（２６）はトレンチ
の内壁に沿って形成されており、同導電領域よりも深く
形成されていることを特徴としている。

【００２５】これにより、半導体領域の深い部位でも反
転層の形成を抑制することができ、半導体領域の深い部
位でもトレンチの内壁に沿って発生する反転層に起因す
る同導電型の領域間のリークを抑止することができる。

【００２６】また、請求項１０に記載の発明では、第１
導電型の半導体領域（４１）を有する基板（１）のう
ち、半導体領域に第１のトレンチ絶縁膜（２９）が形成
され、半導体領域のうち第１のトレンチ絶縁膜により囲
まれて絶縁分離された素子領域（４）内に、第１のトレ
ンチ絶縁膜に対向して同じ第２導電型の同導電領域（４
３、４５）を複数有する半導体装置において、第１のト
レンチ絶縁膜を囲むようにして第２のトレンチ絶縁膜
（３０）が形成されていることを特徴としている。

【００２７】これにより、第１及び第２のトレンチ絶縁
膜からなる二重のトレンチ絶縁膜により、半導体領域に
おける素子領域以外の部位である素子外領域から素子領
域を絶縁分離することができる。その結果、素子外領域
と素子領域との間の距離を大きくすることができるた
め、同導電型の領域間のリークが生じる電圧を高くする
ことができる。従って、トレンチの内壁に沿って発生す
る反転層に起因する同導電型の領域間のリークを抑止す
ることができる。

【００２８】この場合、請求項１１に記載の発明のよう
に、第１及び第２のトレンチ絶縁膜の間の領域の電位が
制御されるようになっていると、この電位を制御するこ
とでトレンチの内壁に反転層が形成されることを確実に
防止できる。

【００２９】具体的には、請求項１２に記載の発明のよ
うに、請求項１０又は１１の発明において、第１及び第
２のトレンチ絶縁膜の間の領域を、素子領域内における
最高電位となる部位と同電位にすると好ましい。

【００３０】また、請求項１３に記載の発明では、第１
導電型の半導体領域（４１）を有する基板（１）のう
ち、半導体領域にトレンチ（３）が形成され、半導体領
域のうちトレンチにより囲まれて絶縁分離された素子領
域（４）内に、トレンチに対向して同じ第２導電型の同
導電領域（４３、４５）を複数有する半導体装置におい
て、基板上には、少なくとも、複数の同導電領域の各々
の間とトレンチとの間に、導体膜（３１）が形成されて
いることを特徴としている。

【００３１】これにより、導体膜の電位を制御すること
で、複数の同導電領域の各々の間と対向するトレンチの
内壁に反転層が形成されることを抑制することができ
る。その結果、トレンチの内壁に沿って発生する反転層
に起因する同導電型の領域間のリークを抑止することが
できる。

【００３２】この場合、請求項１４に記載の発明のよう
に、導体膜が素子領域内における最高電位となる部位と
同電位になっていると好適である。

【００３３】また、請求項１５に記載の発明では、請求
項７又は８の発明において、素子領域内にはトランジス
タが形成され、同導電領域はトランジスタのコレクタ領
域であり、不純物層が半導体領域の表層部に形成された
トランジスタのベースコンタクト領域（２０）であり、
該ベースコンタクト領域が同導電領域を囲むように枠形
状に形成されていることを特徴としている。

【００３４】これにより、ベースコンタクト領域のパタ
ーンを変更するだけで、複数の同導電領域の各々の間と
トレンチとの間に不純物層を形成することができる。

【００３５】また、例えば、請求項１６に記載の発明の
ように、請求項１〜１４の発明を半導体装置がＰＮＰト
ランジスタであり、同導電領域がコレクタ領域であるも
のに適用することができる。

【００３６】また、請求項１７に記載の発明では、第１
導電型の半導体領域（４１）を有する基板（１）のう
ち、半導体領域にトレンチ（３）を形成するトレンチ形
成工程と、トレンチに電気伝導性の多結晶シリコン部材
（１３）を充填する充填工程と、半導体領域のうちトレ
ンチにより囲まれて絶縁分離された素子領域（４）内
に、トレンチに対向して同じ導電型の同導電領域（４
３、４５）を複数形成する同導電領域形成工程とを有
し、充填工程を、半導体領域のうち素子領域以外の領域
である素子外領域（６）において多結晶シリコン部材を
形成する工程と同じ工程で行うことを特徴としている。

【００３７】このように、素子外領域における多結晶シ
リコン部材を形成する工程と同じ工程で充填工程を行う
ことができるため、製造工程を増やすこと無く、請求項
４〜６の半導体装置を製造することができる。

【００３８】また、請求項１８に記載の発明では、第１
導電型の半導体領域を有する基板（１）のうち、半導体
領域にトレンチ（３）を形成し、半導体領域のうちトレ
ンチにより囲まれて絶縁分離された素子領域（４）内
に、トレンチに対向して同じ第２導電型の同導電領域
（４３、４５）を複数形成する半導体装置の製造方法に
おいて、半導体領域にトレンチを形成するトレンチ形成
工程と、トレンチの内側からトレンチの内壁に不純物を
ドーピングすることで、トレンチの内壁に第１導電型の
不純物層（２６）を形成する不純物層形成工程と、半導
体領域の表層部に同導電領域を形成する同導電領域形成
工程とを有することを特徴としている。

【００３９】これにより、請求項９の半導体装置を適切
に製造することができる。

【００４０】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００４１】

【発明の実施の形態】（第１実施形態）以下、図に示す
実施形態について説明する。本実施形態は、本発明を半
導体装置としてのマルチコレクタＰＮＰＴｒに適用した
例で説明する。図１は、マルチコレクタＰＮＰＴｒの主
要な部分のレイアウトを示す図であり、図２は図１にお
けるＡ−Ａ断面を示す模式図である。なお、図２では反
転層を省略している。

【００４２】図１及び図２に示すように、本実施形態の
マルチコレクタＰＮＰＴｒはＳＯＩ基板１を用いて形成
されており、ＳＯＩ基板１の表面１ａ側から絶縁層２ま
で達するトレンチ３により、素子領域４が囲まれて絶縁
分離されている。このトレンチ３内には絶縁膜が形成さ
れ、この絶縁膜と絶縁層２は、例えばシリコン酸化膜か
らなるものを用いることができる。

【００４３】素子領域４はＮ^-基板により構成されるベ
ース領域４１の表層にＬＯＣＯＳ酸化膜５で区画される
ように、種々の半導体領域が形成されてなる。Ｎ^-基板
の表層において、一端側から多端側に向けて順に、Ｎ型
半導体からなるベースコンタクト領域４２、Ｐ型半導体
からなる第１のコレクタ領域４３、Ｐ型半導体からなる
エミッタ領域４４、Ｐ型半導体からなる第２のコレクタ
領域４５が形成されている。ここで、第１のコレクタ領
域４３と第２のコレクタ領域４５は、半導体装置の使用
時に電位が異なるような仕様になっている。つまり、ト
レンチ３に対向して同じ導電型（Ｐ型）で電位の異なる
導電領域（第１及び第２のコレクタ領域）４３、４５が
形成されている。

【００４４】また、第１のコレクタ領域４３と第２のコ
レクタ領域４５との間に向けて、トレンチ３が突出して
形成されている。具体的には、トレンチ３の素子領域４
側の側面（内壁）のうち、第１のコレクタ領域４３に対
向する部位と第２のコレクタ領域４５に対向する部位と
の間に、素子領域４の内部に向けて突出した突出部３ａ
が形成されている。

【００４５】この様な半導体装置において、例えば、素
子外領域６を接地するなどして、素子領域４の方が素子
外領域６よりもある程度電位が高くなると、トレンチ３
の内壁にＰ型の反転層７が形成される。この反転層７
は、上述のように、トレンチ３の内側と外側の電位差に
よる電界によって、ベース領域４１の電子がトレンチ３
の側壁から退けられることにより形成される。そのた
め、トレンチ３の幅が大きくなる程、反転層７が生じる
電圧Ｖｔが大きくなり、反転層７が生じ難くなる。

【００４６】従って、本実施形態のようにトレンチ３に
突出部３ａを形成すると、この突出部３ａではトレンチ
３の幅が大きくなっているため反転層７が形成されな
い。その結果、第１のコレクタ領域４３と反転層７、及
び、第２のコレクタ領域４５と反転層７とが各々つなが
っても、反転層７がトレンチ３の突出部３ａによって切
断されているため、第１のコレクタ領域４３と第２のコ
レクタ領域４５間のリークを抑止することができる。換
言すれば、トレンチ３に突出部３ａを形成することによ
りトレンチ３内の絶縁膜、つまりゲート絶縁膜が厚くな
るため、チャネルを分断することができる。

【００４７】次に、図１及び図２に示す構成の半導体装
置の製造方法の一例を簡単に述べる。まず、ＳＯＩ基板
１を用意する。そして、素子形成基板であるＮ^-基板の
表面にストッパ用の酸化膜を形成し、通常のホトリソ工
程によって、図１に示すような突出部３ａを有するトレ
ンチ３のマスクパターンを形成する。そして、ドライエ
ッチングにより絶縁層２に達するトレンチ３を形成し、
トレンチ３の側壁を熱酸化してシリコン酸化膜を形成す
る。

【００４８】次に所定パターンに開口したＬＯＣＯＳ酸
化膜５を形成する。そして、このＬＯＣＯＳ酸化膜５を
マスクとしてイオン注入を行うことにより、ベースコン
タクト領域４２、第１及び第２のコレクタ領域４３、４
５、及びエミッタ領域４４を形成する。

【００４９】その後、図示していないが、保護用のシリ
コン酸化膜を堆積し、それを選択エッチ（パターニン
グ）してコンタクト用の開口部を設ける。次に、アルミ
ニウム膜を例えば真空蒸着により形成してパターニング
し、ベースコンタクト領域４２、第１及び第２のコレク
タ領域４３、４５、及び、エミッタ領域４４上の各々の
開口部に電極を配設する。次に、これらの電極の上に保
護絶縁膜を配設し、この保護絶縁膜を選択開口して各電
極にコンタクトを取る。このようにして、マルチコレク
タＰＮＰＴｒが完成する。

【００５０】なお、本実施形態では、コレクタ領域４
３、４５が２つある例について示したが、図３のマルチ
コレクタＰＮＰＴｒの主要な部分のレイアウトを示す図
のように、電位の異なるコレクタ領域４３、４５、４６
が３つある場合についても、本発明を適用することがで
きる。この場合も、図３に示すように、トレンチ３に各
々のコレクタ領域４３、４５、４６の間に向けて突出し
た突出部３ａを形成することにより、コレクタ領域４
３、４５、４６間のリークを抑止することができる。

【００５１】（第２実施形態）上記第１実施形態では、
トレンチ３に突出部３ａを形成することにより反転層７
を切断し、コレクタ領域４３、４５のリークを抑止して
いるが、本実施形態は、トレンチ３の幅を全体に大きく
することにより反転層７の形成を抑止するものである。

【００５２】図４に、本実施形態のマルチコレクタＰＮ
ＰＴｒの主要な部分のレイアウトを示す。以下、主とし
て第１実施形態と異なる部分について述べ、図中、図１
と同一部分は同一符号を付して説明を省略する。図４に
示すように、本実施形態では、トレンチ３が従来の幅よ
りも大きい幅で形成されており、この幅は素子領域４に
対してトレンチ３を挟んだ素子外領域と素子領域４との
電位差によって、トレンチ３の内壁に反転層７が形成さ
れないような大きさになっている。

【００５３】これにより、反転層７が形成されないた
め、第１のコレクタ領域４３と第２のコレクタ領域４５
との間でリークすることを抑止できる。また、トレンチ
３が複雑な形状にならないため、トレンチ３を容易に形
成することができる。なお、図示例では、トレンチ３の
幅を一様に大きくしているが、少なくとも、第１及び第
２のコレクタ領域４３、４５の配列方向と同じ方向に伸
びた領域３ｂの幅を大きくすれば良い。

【００５４】（第３実施形態）本実施形態は、マルチコ
レクタＰＮＰＴｒの配置構成により、トレンチ３の内壁
における反転層７の形成を抑止するものである。図５
は、本実施形態のマルチコレクタＰＮＰＴｒの主要な部
分のレイアウトを示す図であり、以下、主として第１実
施形態と異なる部分について述べ、同一部分は図中、図
１と同一部分を付して説明を省略する。

【００５５】図５に示すように、トレンチ３は図４に示
したように幅を特に大きくすること無く、また図１に示
したような突出部３ａを形成すること無く一様に形成さ
れている。そして、電位の異なる第１及び第２のコレク
タ領域４３、４５を有するマルチコレクタＰＮＰＴｒ１
０の周囲のうち、素子領域４に対して第１及び第２のコ
レクタ領域４３、４５の配列方向と同じ方向に伸びたト
レンチ３ｂを挟んだ領域に、他の半導体装置１１の素子
領域１２を配置している。

【００５６】本実施形態では、マルチコレクタＰＮＰＴ
ｒ１０の周囲に他の半導体装置１１を配置しているた
め、上記第１実施形態のように、素子外領域６を接地す
る等して、トレンチ３の内側と外側の電位差が大きくな
るのを防止できる。その結果、マルチコレクタＰＮＰＴ
ｒ１０のトレンチ３の内壁に反転層７が形成されること
を防止して、反転層７に起因して第１及び第２のコレク
タ領域４３、４５がリークすることを抑止できる。

【００５７】なお、上記マルチコレクタＰＮＰＴｒ１０
に隣接する半導体装置のうち、最も外に配置され、その
外部が接地される等して外部と内部との電位差が大きく
なる半導体装置としては、リークする可能性のある同導
電型の半導体領域を有しないものを用いると良い。

【００５８】（第４実施形態）本実施形態でも、本発明
を半導体装置としてのマルチコレクタＰＮＰＴｒに適用
した例で説明する。図６は本実施形態のマルチコレクタ
ＰＮＰＴｒの概略断面図であり、図７はマルチコレクタ
ＰＮＰＴｒのレイアウトを示す図である。本実施形態で
は、トレンチ３内に電気伝導性の多結晶シリコン部材１
３が充填されている点が特徴である。以下、主として、
第１実施形態と異なる部分について説明する。

【００５９】図６に示すように、半導体領域としてのベ
ース領域４１にトレンチ３が形成されており、トレンチ
３内の側壁にシリコン酸化膜からなる側壁酸化膜１４が
形成されている。そして、側壁酸化膜１４に囲まれた領
域に電気伝導性の多結晶シリコン部材１３が充填されて
いる。また、ＳＯＩ基板（以下、単に基板という）１の
上には酸化膜１５が形成されており、多結晶シリコン部
材１３の上ではこの酸化膜１５が除去されて、多結晶シ
リコン部材１３の電位が制御できる状態になっている。

【００６０】また、図７に示すように、第１のコレクタ
領域４３と第２のコレクタ領域４５は互いに略平行に配
置されており、第１及び第２のコレクタ領域４３、４５
の間にエミッタ領域４４が形成されている。また、第１
及び第２のコレクタ領域４３、４５の一方の端部におい
て、第１及び第２のコレクタ領域４３、４５に直交する
方向にベースコンタクト領域４２が形成されている。

【００６１】また、素子外領域６はキャパシタンスを形
成する領域になっており、基板１の上にキャパシタンス
用の多結晶シリコン部材１６が形成されている。

【００６２】また、素子領域４に対しキャパシタンスを
形成する素子外領域６とは反対側の素子外領域６はグラ
ンドに接地されている。また、第１のコレクタ領域４３
にはプラスの電圧が印加されている。また、多結晶シリ
コン部材１３にプラスの電圧が印加されている。

【００６３】この様に、多結晶シリコン部材１３の電位
を調節してプラスの電圧を印加することにより、ベース
領域４１のうちトレンチ３と第１及び第２のコレクタ領
域４３、４５が対向する部位４１ａにおいてホールが蓄
積されることを抑制し、トレンチ３の内壁に反転層が形
成されることを抑制することができる。

【００６４】その結果、トレンチ３をゲートとした寄生
ＰｃｈＭＯＳトランジスタ（以下、単に寄生ＰｃｈＭＯ
Ｓという）が作動してしまうしきい値電圧を高くするこ
とができ、第１及び第２のコレクタ領域４３、４５間の
リークを抑止することができる。

【００６５】また、トレンチ３の深さ分電位を調節する
ことができるため、基板の下の方まで、確実にリークを
抑止することができる。

【００６６】次に、上記構成のマルチコレクタＰＮＰＴ
ｒの製造方法について説明する。図８は多結晶シリコン
部材１３を充填する方法について断面にて示す工程図で
あり、図９は図８に続く工程図である。

【００６７】［図８（ａ）に示す工程］ 絶縁層２が形
成された基板１を用意する。

【００６８】［図８（ｂ）に示す工程］ 基板１の上に
素子を分離するための酸化膜１５を、例えば、９５０℃
の温度で基板１の表面を酸化して９８０ｎｍ程度の厚み
に形成する。その後、図示しないが、酸化膜１５の上に
シリコン窒化膜を形成する。次に、シリコン窒化膜の上
にＣＶＤ酸化膜１７を５００ｎｍ程度の厚みに成膜す
る。

【００６９】［図８（ｃ）に示す工程］ ＣＶＤ酸化膜
１７の上にレジスト１８を形成し、このレジスト１８を
パターニングする。そして、パターニングされたレジス
ト１８を用いて、異方性ドライエッチングによりＣＶＤ
酸化膜１７と酸化膜１５をエッチングし、トレンチ３を
形成する予定の部位を開口する。

【００７０】［図８（ｄ）に示す工程］ レジスト１８
を剥離する。

【００７１】［図８（ｅ）に示す工程］ 異方性ドライ
エッチングによりベース領域４１にトレンチ３を形成す
る（トレンチ形成工程）。その後、ＣＶＤ酸化膜１７を
フッ酸洗浄により除去する。

【００７２】［図９（ａ）に示す工程］ 熱酸化等によ
りトレンチの側壁に側壁酸化膜１４を形成する。その
後、酸化膜１５の上に形成されているシリコン窒化膜
（図示せず）を、リン酸を用いて１８０℃で７０分間処
理して除去する。次に、図示しないが、キャパシタンス
を形成する素子外領域６において、８５０℃のウェット
酸化によりゲート酸化膜を形成する。

【００７３】［図９（ｂ）に示す工程］ 多結晶シリコ
ン部材１３を酸化膜１５の上に３７０ｎｍ程度の膜厚で
成膜する。これにより、トレンチ３内や酸化膜１５の開
口部にも多結晶シリコン部材１３が充填される（充填工
程）。この充填工程では、素子外領域６のゲート酸化膜
上にも多結晶シリコン部材（以下、キャパシタンス用多
結晶シリコン部材という）が形成される（シリコン部材
を形成する工程）。

【００７４】［図９（ｃ）に示す工程］ 多結晶シリコ
ン部材１３のうちトレンチ３及び素子外領域６のゲート
酸化膜の上にレジスト１９を形成する。

【００７５】［図９（ｄ）に示す工程］ このレジスト
１９をマスクとして異方性ドライエッチングを行うこと
により、トレンチ３上の多結晶シリコン部材１３とキャ
パシタンス用多結晶シリコン部材とを同時にパターニン
グする。

【００７６】その後、図示しないが、基板１の上にＬＯ
ＣＯＳ酸化膜を形成し、エミッタ領域４４、第１及び第
２のコレクタ領域４３、４５、およびベースコンタクト
領域４２を形成する（同導電領域形成工程）。

【００７７】そして、多結晶シリコン部材１３及び素子
外領域６におけるキャパシタンス用多結晶シリコン部材
の上にＢＰＳＧ膜を成膜した後、コンタクトホールを形
成し、Ａｌ等により配線を形成する。この様にして、本
実施形態のマルチコレクタＰＮＰＴｒが製造される。

【００７８】この様に、トレンチ内に多結晶シリコン部
材を充填する工程を、素子外領域６において形成される
キャパシタンス用多結晶シリコン部材を形成する工程と
同じ工程で行っているため、製造工程を増やすこと無く
上記構成のマルチコレクタＰＮＰＴｒを製造することが
できる。

【００７９】なお、各導電型が逆の場合、多結晶シリコ
ン部材にマイナスの電圧を印加することで、寄生Ｐｃｈ
ＭＯＳのしきい値電圧を高くすることができる。また、
素子外領域６において形成される多結晶シリコン部材
は、キャパシタンスとして用いられる以外にもその他の
ゲート電極として用いられるものでも良い。

【００８０】（第５実施形態）本実施形態は上記第４実
施形態と比較して、トレンチ３内の多結晶シリコン部材
１３への電圧の印加方法が異なる。図１０は、本実施形
態のマルチコレクタＰＮＰＴｒの概略断面図であり、図
１１はマルチコレクタＰＮＰＴｒのレイアウト図であ
る。以下、主として、第４実施形態と異なる部分につい
て述べ、図１０及び１１中、図６及び７と同一部分は同
一符号を付して説明を省略する。

【００８１】図１０及び１１に示すように、トレンチ３
内に多結晶シリコン部材１３が充填されており、第１及
び第２のコレクタ領域４３、４５の両端近傍に配置され
たトレンチ３において、多結晶シリコン部材１３が酸化
膜１５から露出している。

【００８２】また、第２のコレクタ領域４５と素子外領
域６はグランドに接地されている。また、多結晶シリコ
ン部材１３と第１のコレクタ領域４３とが同電位になっ
ている。具体的には、基板１の上に形成されたＡｌ等の
配線を介して多結晶シリコン部材１３と第１のコレクタ
領域４３とが電気的に接続されている。

【００８３】従来は、多結晶シリコン部材と素子領域と
が同電位になっていなかったため、第１及び第２のコレ
クタ領域に電圧が印加されると、素子外領域と素子内領
域との電位差によりトレンチの側壁に反転層が形成され
た。その結果、このときの回路図である図１２に太線で
示すように、寄生のＰｃｈＭＯＳトランジスタが形成さ
れて、第１及び第２のコレクタ領域間に電流が流れてし
まった。

【００８４】それに対し、本実施形態のような構成で
は、第１のコレクタ領域４３に電圧を印加することで、
自動的に多結晶シリコン部材１３にも同じ電圧が印加さ
れ、多結晶シリコン部材１３と第１のコレクタ領域４３
との間に電位差が生じない。そのため、トレンチ３の内
壁に反転層が形成されず、図１３の回路図に示すよう
に、寄生ＰｃｈＭＯＳが作動しないようにすることがで
きる。

【００８５】なお、ベース領域４１と多結晶シリコン部
材１３とを同電位にしても、同様の効果を得ることがで
きる。また、エミッタ領域４４と多結晶シリコン部材１
３とを同電位にしても、図１４の回路図に示すように、
エミッタ領域４４と多結晶シリコン部材１３とが同電位
となり、寄生ＰｃｈＭＯＳを作動しなようにすることが
できる。

【００８６】また、トレンチ３内に多結晶シリコン部材
１３を充填するだけで寄生ＰｃｈＭＯＳが作動すること
を抑制できるため、特に素子領域４の面積を大きくする
必要がない。

【００８７】また、トレンチ３内の電位を制御できるた
め、トレンチ３内において多結晶シリコン部材１３が側
壁酸化膜１４に囲まれているために蓄積した電荷を除去
する（引き抜く）ことができる。従って、寄生ＰｃｈＭ
ＯＳのしきい値電圧が下がることを抑制できる。

【００８８】（第６実施形態）本実施形態はベースコン
タクト領域の配置に特徴がある。図１５は本実施形態の
マルチコレクタＰＮＰＴｒのレイアウトを示す図であ
り、図１６はその概略断面図である。以下、主として第
１実施形態と異なる部分について述べ、図１５及び１６
中、図１及び２と同一部分は同一符号を付して説明を省
略する。

【００８９】図１５に示すように、第１及び第２のコレ
クタ領域４３、４５とエミッタ領域４４を囲む様にし
て、ベース領域４１よりも不純物濃度が高いＮ型の不純
物層２０が枠形状に形成されている。そして、この不純
物層としてベースコンタクト領域２０を用いている。

【００９０】この様な形状のベースコンタクト領域２０
は、上記第１実施形態のベースコンタクト領域を形成す
る際のマスクの形状を変えてパターンを変更するだけで
形成することができる。

【００９１】また、基板１の上のうちの第１及び第２の
コレクタ領域４３、４５の各々の間とトレンチ３との間
にＰｏｌｙＳｉからなる層（以下、ＰｏｌｙＳｉ層とい
う）２１が形成されている。このＰｏｌｙＳｉ層２１は
素子領域４における最高電位となっているエミッタ領域
４４にコンタクトホール２１ａを介して電気的に接続さ
れている。

【００９２】このようにＰｏｌｙＳｉ層２１を高電位に
することにより、第１のコレクタ領域４３と第２のコレ
クタ領域４５の間にＰ型の反転層が形成されることを防
止している。

【００９３】また、基板の上にはＡｌ等からなる配線５
２〜５５が形成されており、エミッタ領域４４上にエミ
ッタ用配線５４が形成され、エミッタコンタクト部４４
ａを介してエミッタ領域４４と電気的に接続されてい
る。また、第１及び第２のコレクタ領域４３、４５の上
にも、各々第１及び第２のコレクタ用配線５３、５５が
形成され、各々コレクタコンタクト部４３ａ、４５ａを
介して第１及び第２のコレクタ用配線５３、５５と電気
的に接続されている。

【００９４】また、ベースコンタクト領域２０のうちの
ベースコンタクト部４２ａの上にベース用配線５２が形
成され、ベースコンタクト部４２ａを介してベースコン
タクト領域２０と電気的に接続されている。

【００９５】本実施形態では、第１及び第２のコレクタ
領域４３、４５の間とトレンチ３との間にベースコンタ
クト領域２０が存在するため、素子外領域６がグランド
に接地され、素子外領域６と素子領域４との間に電位差
が生じても、トレンチ３の内壁に反転層が形成されず、
チャネル層が形成されない。従って、第１及び第２のコ
レクタ４３、４５の間がリークすることを抑止して寄生
ＰｃｈＭＯＳが作動することを防止できる。

【００９６】なお、図１５に示す構成ではベースコンタ
クト領域２０が第１及び第２のコンタクト領域４３、４
５とエミッタ領域４４を囲むような構成にしているが、
図１７のマルチコレクタＰＮＰＴｒのレイアウトを示す
図のように、少なくとも、第１及び第２のコレクタ領域
４３、４５の間とトレンチ３との間に、ベース領域４１
よりも不純物濃度が高いＮ型の不純物層２２が形成され
ていれば寄生ＰｃｈＭＯＳの作動を抑制することができ
る。

【００９７】また、この不純物層２２もベースコンタク
ト領域を形成する工程で同時に形成することができる。

【００９８】（第７実施形態）上記第６実施形態では、
第１及び第２のコレクタ領域４３、４５とエミッタ領域
４４を囲む様にして、ベースコンタクト領域を変形させ
た不純物層２０、２２を基板１の表層部に形成している
が、本実施形態ではこの不純物層の深さを第１及び第２
のコレクタ領域４３、４５よりも深くなるように形成し
ている。

【００９９】図１８は本実施形態のマルチコレクタＰＮ
ＰＴｒの構成を示す概略図であって、（ａ）はレイアウ
トを示し、（ｂ）は（ａ）におけるＣ−Ｃ断面を示す。
以下、主として第６実施形態と異なる部分について説明
する。

【０１００】図１８に示すように、第１及び第２のコレ
クタ領域４３、４５、エミッタ領域４４及びベースコン
タクト領域４２を囲むようにして、トレンチ３の内壁に
沿って不純物層２６が形成されている。この不純物層２
６は、少なくとも第１及び第２のコレクタ領域４３、４
５よりも深く形成されており、本実施形態では、図１８
（ｂ）に示すように、絶縁層２に達する深さとなってい
る。この不純物層２６はリンをイオン注入することによ
り形成されている。また、トレンチ３内には多結晶シリ
コン部材１３が充填されている。

【０１０１】次に、この様にトレンチ３の内壁に不純物
層２６を形成する方法について説明する。まず、上記第
４実施形態の図８（ｅ）に示す工程まで、同様に行う。
その後の工程を図１９及び２０を参照して不純物層２６
の形成方法について示す。図１９はこの製造方法を断面
にて示す工程図であり、図２０は図１９に続く工程図で
ある。なお、上記第４実施形態では酸化膜１５の上の窒
化膜は図示していないが、図１９及び２０では、窒化膜
２４を図示している。

【０１０２】［図１９（ａ）に示す工程] 上記第４実
施形態と同様にトレンチ３を形成した後、トレンチ３の
側壁に熱酸化膜２５を形成する。

【０１０３】［図１９（ｂ）に示す工程］ トレンチ３
の側壁に形成された熱酸化膜２５をフッ酸を用いて除去
する。これにより、トレンチ３を形成する際にトレンチ
３の側壁が受けたダメージを除去することができる。

【０１０４】［図１９（ｃ）に示す工程］ トレンチ３
の内側から斜めにイオン注入して、不純物としてのリン
をドーピングすることで、トレンチ３の内壁に不純物層
２６を形成する（不純物層形成工程）。

【０１０５】［図１９（ｄ）に示す工程］ ［図１９
（ｃ）に示す工程］における不純物層形成工程と同様
に、逆の斜め方向からリンをイオン注入して不純物層２
６を形成する。

【０１０６】［図１９（ｅ）に示す工程］ トレンチ３
の側壁に熱酸化膜２７を形成する。

【０１０７】［図２０（ａ）に示す工程］ トレンチ３
内に多結晶ポリシリコン部材１３を充填する。

【０１０８】［図２０（ｂ）に示す工程］ 化学機械研
磨によりＣＶＤ酸化膜１７の上の多結晶ポリシリコン部
材１３を除去する。

【０１０９】［図２０（ｃ）に示す工程］ フッ酸を用
いてＣＶＤ酸化膜１７を除去する。

【０１１０】［図２０（ｄ）に示す工程］ ドライエッ
チングにより多結晶ポリシリコン部材１３をエッチバッ
クする。

【０１１１】［図２０（ｅ）に示す工程］ ポリシリコ
ン部材１３の上に酸化膜２８を形成する。

【０１１２】その後、図示していないが、上記第４実施
形態と同様に同導電領域形成工程等を行うことでマルチ
コレクタＰＮＰＴｒが完成する。

【０１１３】このようにトレンチ３に沿って不純物層２
６を形成することにより、基板１の深い部位でも反転層
の形成を抑制することができる。そのため、寄生Ｐｃｈ
ＭＯＳのしきい値電圧が高くなり、寄生ＰｃｈＭＯＳの
作動を抑制することができる。

【０１１４】なお、少なくともトレンチ３のうち第１及
び第２のコレクタ領域４３、４５の間と対向する部位の
内壁に不純物層２６を形成すれば、同様の効果を発揮す
ることができる。

【０１１５】また、トレンチ３の内壁の不純物層２６
は、トレンチ３の側壁にリンガラスを成膜してアニール
することにより、リンガラスからリンを拡散させて形成
しても良い。この場合、上記図１９（ｂ）に示す工程の
後、トレンチ３の内表面及びＣＶＤ酸化膜１７の表面に
リンガラスを成膜してアニールを行い、その後、フッ酸
等によりリンガラスを除去する。そして、図１９（ｅ）
に示す工程から図２０（ｅ）に示す工程までを上述のよ
うに行う。

【０１１６】（第８実施形態）本実施形態では、素子領
域４の周囲の電位を制御することにより、寄生ＰｃｈＭ
ＯＳの作動を抑制するものである。図２１は本実施形態
のマルチコレクタＰＮＰＴｒのレイアウトを示す図であ
る。以下、主として第６実施形態と異なる部分について
説明する。

【０１１７】図２１に示すように、素子領域４を素子外
領域６から絶縁分離する第１のトレンチ絶縁膜２９が形
成され、更に第１のトレンチ絶縁膜２９を囲む様にして
第２のトレンチ絶縁膜３０が形成されている。つまり、
素子領域４が２重のトレンチ２９、３０により囲まれて
いる。

【０１１８】また、第１及び第２のコレクタ領域４３、
４５、エミッタ領域４４、及びベースコンタクト領域４
２が各々の配線５２〜５５と電気的に接続されている。
また、エミッタ用配線５４は第１及び第２のトレンチ絶
縁膜２９、３０の間の基板（以下、トレンチ間領域とい
う）１ａに電気的に接続されている。

【０１１９】この様に、第１及び第２のトレンチ絶縁膜
２９、３０からなる二重のトレンチ絶縁膜で素子外領域
６から素子領域４を絶縁分離することにより、素子外領
域６と素子領域４との間の距離を大きくすることができ
るため、第１及び第２のコレクタ領域４３、４５間のリ
ークが生じる電圧（しきい値電圧）を高くすることがで
きる。

【０１２０】また、トレンチ間領域１ａを任意の電位に
制御することができるようになっている。従って、トレ
ンチ間領域１ａと素子領域４との電位差が、寄生Ｐｃｈ
ＭＯＳのしきい値電圧以下にならない様にトレンチ間領
域１ａの電位を制御することで、寄生ＰｃｈＭＯＳが作
動することを防止することができる。

【０１２１】特に、ＰＮＰＴｒを作動させる場合に最高
電位となる部位であるエミッタ領域４４に、トレンチ間
領域１ａを電気的に接続して同電位しているため、反転
層の形成を確実に防止して寄生ＰｃｈＭＯＳの作動を防
止することができる。

【０１２２】また、特殊なケースとして差動対回路とし
てマルチコレクタＰＮＰＴｒを用い、エミッタ−ベース
間が逆バイアスとなる場合は、トレンチ間領域１ａをベ
ース電位と同じ電位にした方が確実に寄生ＰｃｈＭＯＳ
のが作動を防止できる。

【０１２３】なお、図２１では第１及び第２のトレンチ
絶縁膜２９、３０に囲まれた３つのマルチコレクタＰＮ
ＰＴｒのうち、左下に配置されているものにのみ配線５
２〜５５が形成されているが、実際は、他の２つのマル
チコレクタＰＮＰＴｒにおいても配線５２〜５５は形成
されている。

【０１２４】（第９実施形態）従来、マルチコレクタＰ
ＮＰＴｒでは、エミッタ−コレクタ間にパンチスルーに
より引き起こされる耐圧の低下を防止するために、基板
のうちエミッタ領域と第１及び第２のコレクタ領域との
間において、絶縁層を介してＰｏｌｙＳｉを形成する技
術がある。以下、このＰｏｌｙＳｉをパンチスルー防止
用ＰｏｌｙＳｉ膜という。なお、このパンチスルー防止
用ＰｏｌｙＳｉ膜は上記第６実施形態における図１５の
ポリシリコン層２１に相当する。

【０１２５】これに対して、本実施形態では、マルチコ
レクタＰＮＰＴｒのレイアウト図である図２２に示すよ
うに、基板１の表面のうち、第１及び第２のコレクタ領
域４３、４５とトレンチ３との間の領域やベースコンタ
クト領域４２の周囲までパンチスルー防止用ＰｏｌｙＳ
ｉ膜３１ａが延設されて、導体膜としてのフィールドプ
レート３１となっている。

【０１２６】また、ベース領域４１の表層部に３つのＰ
型の拡散領域３２が形成され、その各々のＰ型の拡散領
域３２の表層部に第１及び第２のコレクタ領域４３、４
５、及びエミッタ領域４４が形成されている。また、ベ
ース領域４１の表層部にはＮｗｅｌｌ領域３３が形成さ
れており、このＮｗｅｌｌ領域３３の表層部にベースコ
ンタクト領域４２が形成されている。

【０１２７】また、基板１の上の第１及び第２のコレク
タ領域４３、４５、エミッタ領域４４、及びベースコン
タクト領域４２以外の領域にＬＯＣＯＳ酸化膜３４が形
成されている。そして、ＬＯＣＯＳ酸化膜３４の上にフ
ィールドプレート３１が形成されている。その他の構成
は、上記第６実施形態と同様であるため、図２２中、図
１５と同一符号を付して説明を省略する。なお、図２２
では断面ではないが、便宜上、フィールドプレート３１
にハッチングを施している。

【０１２８】次に、この様な構成のマルチコレクタＰＮ
ＰＴｒの製造方法について一例を簡単に説明する。ま
ず、基板１を用意し、ベース領域４１の表層部にＮｗｅ
ｌｌ領域３３を形成した後、Ｐ型の拡散層３２を形成す
る。その後、ＬＯＣＯＳ酸化膜３４を形成して、フィー
ルドプレート３１を形成する。

【０１２９】次に、エミッタ領域４４、第１及び第２の
コレクタ領域４３、４５、およびベースコンタクト領域
４２を形成する。そして、コンタクトホールを形成して
各々の領域４２〜４５と電気的な接続をとるようにして
各々の配線５２〜５５を形成する。この様にして、マル
チコレクタＰＮＰＴｒが完成する。

【０１３０】この様なマルチコレクタＰＮＰＴｒは、例
えば、ＰｃｈＭＯＳトランジスタなどと工程を共用して
形成することができる。

【０１３１】次に、マルチコレクタＰＮＰＴｒをこの様
な構成にした効果をシミュレーションを行って調査した
結果について示す。図２３はフィールドプレート３１に
電位を印加した場合の図２２のＤ−Ｄ断面におけるホー
ル密度分布を示しており、（ａ）はフィールドプレート
３１にエミッタ電位を与えた場合のホール密度分布であ
り、（ｂ）はフィールドプレート３１にグランド電位を
与えた場合のホール密度分布である。なお、この場合、
基板１の下層の電位は１３．４Ｖとなっている。

【０１３２】図２３（ａ）に示すように、フィールドプ
レート３１にエミッタ電位を与えた場合、ホール密度の
高いトレンチ３の内壁のＰ型の反転層４１ｂとＰ型の第
２のコレクタ領域４５との間が、ホールの無い電子密度
の優位な領域３５で分断されている。

【０１３３】一方、図２３（ｂ）に示すように、フィー
ルドプレート３１にグランド電位を与えた場合、トレン
チ３の内壁の反転層４１ｂと第２のコレクタ領域４５と
は、空乏化領域３６を介して相互にホールの移動が可能
な状態となっている。

【０１３４】つまり、フィールドプレート３１にエミッ
タ電位を与えた場合は寄生ＰｃｈＭＯＳが作動しない
が、グランド電位を与えた場合は寄生ＰｃｈＭＯＳが作
動してしまう。

【０１３５】なお、ホール密度分布以外にも静電ポテン
シャルや電子密度分布についても調査したがホール密度
分布と同じような結果が得られ、フィールドプレート３
１をエミッタ電位にした場合は、寄生ＰｃｈＭＯＳが作
動しないことが確認できた。また、フィールドプレート
３１をフローティング状態にした場合もフィールドプレ
ート３１にグランド電位を与えた場合と同様の結果とな
った。

【０１３６】この様に、フィールドプレート３１を図２
２に示すような構成にし、フィールドプレート３１の電
位を制御することにより、寄生ＰｃｈＭＯＳが作動する
ことを抑制することができる。特に、フィールドプレー
ト３１に素子領域４内における最高電位であるエミッタ
電位を与えることで確実に寄生ＭＯＳＴｒが作動するこ
とを防止できる。

【０１３７】この様な効果は、発明者らが計算したとこ
ろ、ＬＯＣＯＳ酸化膜３４の端部からトレンチ３の側壁
までの距離が４μｍ程度あれば充分得られることが分か
った。そのため、素子サイズを殆ど増加させること無く
寄生ＰｃｈＭＯＳの作動を防止することができる。

【０１３８】なお、必ずしも、基板１のうち第１及び第
２のコレクタ領域４３、４５、エミッタ領域４４及びベ
ースコンタクト領域４２以外の全面にフィールドプレー
ト３１を形成しなくても、図２４のレイアウト図に示す
ように、少なくとも、第１及び第２のコレクタ領域４
３、４５の間とトレンチ３との間に、ＰｏｌｙＳｉ膜を
延設してフィールドプレート３１とすれば同様の効果を
得ることができる。

【０１３９】（第１０実施形態）上記第９実施形態で
は、パンチスルー防止用ＰｏｌｙＳｉ膜３１ａを延設さ
せてフィールドプレート３１としているが、本実施形態
ではパンチスルー防止用ＰｏｌｙＳｉ膜３１ａと独立し
てフィールドプレート３１を設けるものである。図２５
は、本実施形態のマルチコレクタＰＮＰＴｒのレイアウ
ト図である。以下、主として第９実施形態と異なる部分
について説明し、図２５中、図２２と同一部分は同一符
号を付して説明を省略する。

【０１４０】図２５に示すように、基板１の表面のうち
トレンチ３の内壁に沿って枠形状にフィールドプレート
３１が形成されている。つまり、フィールドプレート３
１がトレンチ３の内壁から第１及び第２のコレクタ領域
４３、４５に到る領域の上部に延設されている。

【０１４１】この様な構成でも、フィールドプレート３
１の電位を制御することで、寄生ＰｃｈＭＯＳが作動す
ることを防止することができる。

【０１４２】また、図２５では省略しているが、パンチ
スルー防止用ＰｏｌｙＳｉ膜３１ａを形成しても、この
ＰｏｌｙＳｉ膜３１ａとフィールドプレート３１とを独
立して設けることができるため、フィールドプレート３
１に任意の電位を与えることができる。

【０１４３】このフィールドプレート３１に印加する電
位は、ベース領域４１の導電型がＮ型の場合、ベース領
域４１と同電位若しくはそれ以上に設定すると反転層の
形成を抑制することができる。また、ベース領域４１の
導電型がＰ型の場合、ベース領域４１と同電位若しくは
それ以下に設定すると反転層の形成を抑制することがで
きる。

【０１４４】なお、第１及び第２のコレクタ領域４３、
４５とトレンチ３との間にベース領域４１と同じ導電型
の拡散層（図２５ではＮｗｅｌｌ領域３３）がある場合
は、図２６のレイアウト図に示すように、拡散層３３が
形成されている領域付近にはフィールドプレート３１を
設けなくても良い。これは、この拡散層３３によりトレ
ンチ３の内壁に反転層が形成されることを防止すること
ができるためである。

【０１４５】（第１１実施形態）上記第９及び第１０実
施形態では、フィールドプレート３１としてＰｏｌｙＳ
ｉを用いる場合について示したが、本実施形態では、配
線によりフィールドプレート３１を形成する例について
説明する。図２７は本実施形態のマルチコレクタＰＮＰ
Ｔｒのレイアウト図である。

【０１４６】図２７に示すように、トレンチ３と第１及
び第２のコンタクト領域４３、４５の上にトレンチ３に
沿ってフィールドプレート３１が形成されている。ま
た、ベースコンタクト領域４２上にはフィールドプレー
ト３１が一部形成されておらず、この部位からベースコ
ンタクト領域４２の上を通して、ベースコンタクト電極
５２とエミッタ電極５４とが取り出されている。

【０１４７】また、ベースコンタクト領域４２と反対側
の部位でもフィールドプレート３１が一部形成されてお
らず、この部位から第１及び第２のコレクタ電極５３、
５５が取り出されている。

【０１４８】これにより、上記第９実施形態と同様に、
第１及び第２のコレクタ領域４３、４５の間とトレンチ
３との間において、反転層にいたる経路がフィールドプ
レート３１により遮断されるため、寄生ＰｃｈＭＯＳが
作動することを防止できる。

【０１４９】なお、第１及び第２のコレクタ領域４３、
４５の間とトレンチ３との間に、ベース領域４１と同じ
導電型の拡散層（図２７ではＮｗｅｌｌ領域３３）が形
成されている場合は、その拡散層に対向するトレンチの
上にはフィールドプレート３１を配置しなくても良い。

【０１５０】また、図２８のマルチコレクタＰＮＰＴｒ
のレイアウト図に示すように、第１及び第２のコレクタ
領域４３、４５とコンタクトをとる部位を調節して、全
ての配線５２〜５５をベースコンタクト領域４２側から
引き出すようにしても良い。

【０１５１】これにより、ベースコンタクト領域４２と
は反対側の基板１上で、第１及び第２のコレクタ領域４
３、４５の間とトレンチ３との間をすべてフィールドプ
レート３１で覆うことができるため、確実に寄生Ｐｃｈ
ＭＯＳの作動を抑制できる。

【０１５２】また、フィールドプレート３１をトレンチ
３の上に枠形状に配置し、各々の配線５２〜５５が絶縁
膜を介してフィールドプレート３１を横切る様な構成に
しても良い。

【０１５３】（他の実施形態）上記各実施形態は、電位
の異なるコレクタ領域を複数有するマルチコレクタＰＮ
ＰＴｒに本発明を適用した例について示したが、ＮＰＮ
トランジスタ等、上記各実施形態のＰ型とＮ型の導電
型、及び素子外領域と素子領域との電位の関係を逆にし
た場合にも、同様に本発明を適用することができる。

【０１５４】その他、トレンチによって絶縁分離された
半導体装置であって、トレンチの近くに同導電型の半導
体領域が複数あり、それらの半導体領域がリークする可
能性のあるものに広く適用することができる。特に、同
導電型の半導体領域の周囲の領域における不純物濃度が
小さい場合、電子が偏りやすいため反転層が生じ易い。
従って、本発明を適用すると反転層の形成を抑止するこ
とができる。

【０１５５】また、上記第１〜第３実施形態は、トレン
チ３をシリコン酸化膜で形成した例を示したが、トレン
チの内部にＰｏｌｙＳｉを充填しても良い。その場合、
ＰｏｌｙＳｉに素子領域４よりも低い電位を付与した場
合は、トレンチ３の内壁を介して電位差が生じるため、
その電位差に応じて反転層７が形成される。トレンチ３
内のＰｏｌｙＳｉに電位を付与した場合、ＰｏｌｙＳｉ
と素子領域４の間の絶縁膜厚でリークを発生させるＶｔ
が決まるため、例えば、図１の凸部３ａ相当の幅を絶縁
膜のみで埋設される程度の幅とする必要がある。その場
合、凸部３ａ内にはＰｏｌｙＳｉが充填されることはな
く、素子領域４側部に沿ってのリーク電流のチャネルが
形成されることは防止できる。または、ＰｏｌｙＳｉに
は電位を付与しないようにする必要がある。

【０１５６】なお、上記各実施形態ではレイアウトを示
す図においてもハッチングを施しているが、このハッチ
ングは便宜上施しているものであり断面を示すものでは
ない。

【図面の簡単な説明】

【図１】第１実施形態におけるマルチコレクタＰＮＰト
ランジスタのレイアウトを示す図である。

【図２】第１実施形態におけるマルチコレクタＰＮＰト
ランジスタの概略断面図である。

【図３】第１実施形態における他のマルチコレクタＰＮ
Ｐトランジスタのレイアウトを示す図である。

【図４】第２実施形態におけるマルチコレクタＰＮＰト
ランジスタのレイアウトを示す図である。

【図５】第３実施形態におけるマルチコレクタＰＮＰト
ランジスタのレイアウトを示す図である。

【図６】第４実施形態におけるマルチコレクタＰＮＰト
ランジスタの概略断面図である。

【図７】第４実施形態における他のマルチコレクタＰＮ
Ｐトランジスタのレイアウトを示す図である。

【図８】第４実施形態におけるマルチコレクタＰＮＰト
ランジスタの製造工程を示す断面図である。

【図９】図８に続く工程を示す断面図である。

【図１０】第５実施形態におけるマルチコレクタＰＮＰ
トランジスタの概略断面図である。

【図１１】第５実施形態における他のマルチコレクタＰ
ＮＰトランジスタのレイアウトを示す図である。

【図１２】寄生ＭＯＳトランジスタが作動する場合の回
路図である。

【図１３】第５実施形態における寄生ＭＯＳトランジス
タの作動を防止した回路図である。

【図１４】第５実施形態における寄生ＭＯＳトランジス
タの作動を防止した他の回路図である。

【図１５】第６実施形態における他のマルチコレクタＰ
ＮＰトランジスタのレイアウトを示す図である。

【図１６】第６実施形態におけるマルチコレクタＰＮＰ
トランジスタの概略断面図である。

【図１７】第６実施形態における他のマルチコレクタＰ
ＮＰトランジスタのレイアウトを示す図である。

【図１８】第７実施形態におけるマルチコレクタＰＮＰ
トランジスタの構成を示す図である。

【図１９】第７実施形態におけるマルチコレクタＰＮＰ
トランジスタの製造工程を示す断面図である。

【図２０】図１９に続く工程を示す断面図である。

【図２１】第８実施形態におけるマルチコレクタＰＮＰ
トランジスタのレイアウトを示す図である。

【図２２】第９実施形態におけるマルチコレクタＰＮＰ
トランジスタのレイアウトを示す図である。

【図２３】第９実施形態におけるマルチコレクタＰＮＰ
トランジスタのホール密度分布を示す断面図である。

【図２４】第９実施形態における他のマルチコレクタＰ
ＮＰトランジスタのレイアウトを示す図である。

【図２５】第１０実施形態におけるマルチコレクタＰＮ
Ｐトランジスタのレイアウトを示す図である。

【図２６】第１０実施形態における他のマルチコレクタ
ＰＮＰトランジスタのレイアウトを示す図である。

【図２７】第１１実施形態におけるマルチコレクタＰＮ
Ｐトランジスタのレイアウトを示す図である。

【図２８】第１１実施形態における他のマルチコレクタ
ＰＮＰトランジスタのレイアウトを示す図である。

【図２９】従来のマルチコレクタＰＮＰトランジスタの
レイアウトを示す図である。

【図３０】従来のマルチコレクタＰＮＰトランジスタの
概略断面図である。

【符号の説明】

１…基板、３…トレンチ、３ａ…突出部、４…素子領
域、６…不純物層、７…反転層、１３…多結晶シリコン
部材、２０、２２、２９…第１のトレンチ絶縁膜、３０
…第２のトレンチ絶縁膜、３１…導体膜、４１…ベース
領域（半導体領域）、４３…第１のコレクタ領域、４５
…第２のコレクタ領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 政利 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 村田 明隆 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 山本 聖 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 氷見 啓明 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 藤野 誠二 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F003 AP04 AP06 AZ03 BA24 BA25 BA27 BB02 BC09 BG03 BH01 BH10 BJ03 BJ18 BN01 BP93 5F032 AA09 AA35 AA45 AA47 BA01 BB06 CA14 CA18 DA25 5F038 AC03 AC05 AC17

Claims (18)

【特許請求の範囲】
1. 【請求項１】 素子領域（４）がトレンチ（３）により
   囲まれて絶縁分離され、前記素子領域内に、前記トレン
   チに対向して同じ導電型の同導電領域（４３、４５）を
   複数有する半導体装置において、 前記トレンチのうち、前記複数の同導電領域の各々と対
   向する各々の部位の間に突出部（３ａ）が形成されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 素子領域（４）がトレンチ（３）により
   囲まれて絶縁分離され、前記トレンチを挟んで前記素子
   領域の外の領域と前記素子領域との間に電位差を有し、
   前記素子領域内に、前記トレンチに対向して同じ導電型
   の同導電領域（４３、４５）を複数有する半導体装置に
   おいて、 前記トレンチは、前記電位差によって前記トレンチの前
   記素子領域側の側面に前記同導電領域と同じ導電型の反
   転層（７）が形成されないような幅に形成されているこ
   とを特徴とする半導体装置。
3. 【請求項３】 素子領域（４）がトレンチ（３）により
   囲まれて絶縁分離され、前記素子領域内に、前記トレン
   チに対向して同じ導電型の同導電領域（４３、４５）を
   複数有する半導体装置において、 前記トレンチのうち、前記複数の同導電領域の配列方向
   と同じ方向に伸びた領域を挟んで、前記複数の同導電領
   域を有する前記素子領域とは異なる素子領域（１２）が
   形成されていることを特徴とする半導体装置。
4. 【請求項４】 第１導電型の半導体領域（４１）を有す
   る基板（１）のうち、前記半導体領域にトレンチ（３）
   が形成され、前記半導体領域のうち前記トレンチにより
   囲まれて絶縁分離された素子領域（４）内に、前記トレ
   ンチに対向して同じ第２導電型の同導電領域（４３、４
   ５）を複数有する半導体装置において、 前記トレンチ内に電気伝導性の多結晶シリコン部材（１
   ３）が充填されており、該多結晶シリコン部材の電位が
   制御されるようになっていることを特徴とする半導体装
   置。
5. 【請求項５】 前記多結晶シリコン部材と前記半導体領
   域とが同電位になっていることを特徴とする請求項４に
   記載の半導体装置。
6. 【請求項６】 前記多結晶シリコン部材と前記同導電領
   域とが同電位になっていることを特徴とする請求項４に
   記載の半導体装置。
7. 【請求項７】 第１導電型の半導体領域（４１）を有す
   る基板（１）のうち、前記半導体領域にトレンチ（３）
   が形成され、前記半導体領域のうち前記トレンチにより
   囲まれて絶縁分離された素子領域（４）内に、前記トレ
   ンチに対向して同じ第２導電型の同導電領域（４３、４
   ５）を複数有する半導体装置において、 少なくとも、前記複数の同導電領域の各々の間と前記ト
   レンチとの間に、前記半導体領域よりも不純物濃度が高
   い第１導電型の不純物層（２０、２２、２６）が形成さ
   れていることを特徴とする半導体装置。
8. 【請求項８】 前記不純物層は前記同導電領域を囲むよ
   うに枠形状に形成されていることを特徴とする請求項７
   に記載の半導体装置。
9. 【請求項９】 前記不純物層（２６）は前記トレンチの
   内壁に沿って形成されており、前記同導電領域よりも深
   く形成されていることを特徴とする請求項７又は８に記
   載の半導体装置。
10. 【請求項１０】 第１導電型の半導体領域（４１）を有
    する基板（１）のうち、前記半導体領域に第１のトレン
    チ絶縁膜（２９）が形成され、前記半導体領域のうち前
    記第１のトレンチ絶縁膜により囲まれて絶縁分離された
    素子領域（４）内に、前記第１のトレンチ絶縁膜に対向
    して同じ第２導電型の同導電領域（４３、４５）を複数
    有する半導体装置において、 前記第１のトレンチ絶縁膜を囲むようにして第２のトレ
    ンチ絶縁膜（３０）が形成されていることを特徴とする
    半導体装置。
11. 【請求項１１】 前記第１及び第２のトレンチ絶縁膜の
    間の領域の電位が制御されるようになっていることを特
    徴とする請求項１０に記載の半導体装置。
12. 【請求項１２】 前記第１及び第２のトレンチ絶縁膜の
    間の領域が、前記素子領域内における最高電位となる部
    位と同電位になっていることを特徴とする請求項１０又
    は１１に記載の半導体装置。
13. 【請求項１３】 第１導電型の半導体領域（４１）を有
    する基板（１）のうち、前記半導体領域にトレンチ
    （３）が形成され、前記半導体領域のうち前記トレンチ
    により囲まれて絶縁分離された素子領域（４）内に、前
    記トレンチに対向して同じ第２導電型の同導電領域（４
    ３、４５）を複数有する半導体装置において、 前記基板上には、少なくとも、前記複数の同導電領域の
    各々の間と前記トレンチとの間に、導体膜（３１）が形
    成されていることを特徴とする半導体装置。
14. 【請求項１４】 前記導体膜は、前記素子領域内におけ
    る最高電位となる部位と同電位になっていることを特徴
    とする請求項１３に記載の半導体装置。
15. 【請求項１５】 前記素子領域内にはトランジスタが形
    成され、前記同導電領域は前記トランジスタのコレクタ
    領域であり、前記不純物層が前記半導体領域の表層部に
    形成された前記トランジスタのベースコンタクト領域
    （２０）であり、該ベースコンタクト領域が前記同導電
    領域を囲むように枠形状に形成されていることを特徴と
    する請求項７又は８に記載の半導体装置。
16. 【請求項１６】 前記半導体装置がＰＮＰトランジスタ
    であり、前記同導電領域がコレクタ領域であることを特
    徴とする請求項１乃至１４のいずれか１つに記載の半導
    体装置。
17. 【請求項１７】 第１導電型の半導体領域（４１）を有
    する基板（１）のうち、前記半導体領域にトレンチ
    （３）を形成するトレンチ形成工程と、 前記トレンチに電気伝導性の多結晶シリコン部材（１
    ３）を充填する充填工程と、 前記半導体領域のうち前記トレンチにより囲まれて絶縁
    分離された素子領域（４）内に、前記トレンチに対向し
    て同じ導電型の同導電領域（４３、４５）を複数形成す
    る同導電領域形成工程とを有し、 前記充填工程を、前記半導体領域のうち前記素子領域以
    外の領域である素子外領域（６）において多結晶シリコ
    ン部材を形成する工程と同じ工程で行うことを特徴とす
    る半導体装置の製造方法。
18. 【請求項１８】 第１導電型の半導体領域を有する基板
    （１）のうち、前記半導体領域にトレンチ（３）を形成
    し、前記半導体領域のうち前記トレンチにより囲まれて
    絶縁分離された素子領域（４）内に、前記トレンチに対
    向して同じ第２導電型の同導電領域（４３、４５）を複
    数形成する半導体装置の製造方法において、 前記半導体領域に前記トレンチを形成するトレンチ形成
    工程と、 前記トレンチの内側から前記トレンチの内壁に不純物を
    ドーピングすることで、前記トレンチの内壁に第１導電
    型の不純物層（２６）を形成する不純物層形成工程と、 前記半導体領域の表層部に前記同導電領域を形成する同
    導電領域形成工程とを有することを特徴とする半導体装
    置の製造方法。