KR100257148B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 본 발명에 따른 반도체 소자는, 제1도전형의 반도체 기판, 상기 반도체 기판의 소정 부분에 형성되는 소자 분리막, 상기 소자 분리막에 의하여 한정되고, 소자 분리막의 깊이보다 더 낮은 깊이로 함몰된 활성 영역, 상기 소자 분리막의 가장자리 상부 및 활성영역 상에 형성되며, 제1도전형을 갖는 에피텍셜층, 상기 에피택셜층의 소정 부분 상에 형성되는 게이트 산화막 및 게이트 전극으로 된 게이트 구조물, 상기 게이트 구조물 양측의 에피택셜층에 형성된 제2도전형의 고농도 불순물 영역; 및 상기 고농도 불순물 영역 하부의 반도체 기판에 형성되고, 게이트 구조물의 양측 가장자리 부분과 소정 부분 오버랩되는 제2도전형의 저농도 불순물 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 실리콘 기판과 금속 배선의 접합부에서 발생되는 스파이킹 현상을 방지하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라, 모스 트랜지스터의 소오스 전극과 드레인 전극 사이의 채널 길이를 미세화하면서, 높은 전류하에서도 소자의 신뢰성을 유지할 수 있는 다양한 방법들이 연구되고 있다.
종래 기술에 따른 반도체 소자의 제조 방법을 도 1a 및 도 1b도를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(1)의 소정 영역에 소자와 소자간을 전기적으로 분리시키기 위한 소자 분리막(2)이 형성되고, 소자 분리막(2)으로 한정된 활성 영역 상에 게이트 산화막(3) 및 게이트 전극(4)이 형성되며, 게이트 전극(4)에 인접된 반도체 기판(1)에 불순물이 이온 주입되어 소오스/드레인 영역(5)이 형성된다.
도 1b를 참조하면, 전체 상부에 절연용 산화막(6)이 증착되고, 사진 식각법에 의하여 소오스/드레인 영역(5)에 콘택홀(도시되지 않음)이 형성된 상태에서, 콘택홀 및 그에 인접된 절연막 상부에 콘택홀을 통하여 소오스/드레인 영역(5)과 접속되는 금속 배선(7)이 형성된다.
그러나, 상기와 같은 종래 기술은, 소오스/드레인 영역을 형성하기 위해서 주입된 불순물이 측면 확산되어 채널 길이가 감소되는 문제점 있으며, 또한, 금속 배선과 소오스/드레인 영역이 접속된 상태에서 열공정이 수행되면, 스파이킹(spiking) 현상에 의해 접합 저항이 증가되어 소자의 특성 및 신뢰성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트 전극 부위를 소형화하면서, 실리콘 기판과 금속 배선이 접속되는 것에 의하여 실리콘 기판 상부에서 발생되는 스파이킹 현상을 방지할 수 있는 이중 도핑 드레인(double doped drain : DDD) 구조를 갖는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
제1a 및 b도는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
제2a 내지 d도는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
제3a 내지 e도는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 반도체 기판 12, 22 : 소자 분리막
13, 23 : 에피텍셜 실리콘막 14, 24 : 게이트 산화막
15, 25 : 게이트 전극용 도전막 16, 26 : 게이트 전극
17, 27 : 저농도 불순물 영역 18, 28 : 고농도 불순물 영역
19, 31 : 평탄화용 산화막 20, 32 : 금속 배선
29 : 스페이서 30 : 실리사이드
상기와 같은 목적을 달성하기 위하여, 본 발명은 제1도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 소자 분리막; 상기 소자 분리막에 의하여 한정되고, 소자 분리막의 깊이보다 더 낮은 깊이로 함몰된 활성 영역; 상기 소자 분리막의 가장자리 상부 및 활성 영역 상에 형성되며, 제1도전형을 갖는 에피텍셜층; 상기 에피택셜층의 소정 부분 상에 형성되는 게이트 산화막 및 게이트 전극으로 된 게이트 구조물; 상기 게이트 구조물 양측의 에피택셜층에 형성된 제2도전형의 고농도 불순물 영역; 및 상기 고농도 불순물 영역 하부의 반도체 기판에 형성되고, 게이트 구조물의 양측 가장자리 부분과 소정 부분 오버랩되는 제2도전형의 저농도 불순물 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 소자 분리막이 구비된 제1도전형의 반도체 기판을 제공하는 단계; 소자 분리막 사이의 활성 영역을 소정 깊이만큼 식각하는 단계; 전체 상부에 에피택셜층을 형성하는 단계; 상기 에피택셜층이 상기 활성 영역 상부 및 소자 분리막 가장 자리 부분에 존재하도록 패터닝하는 단계; 상기 활성 영역의 에피택셜층 상의 소정 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계; 게이트 전극 양측의 반도체 기판에, 상기 게이트 전극의 가장 자리와 소정 부분 오버랩되도록 제2도전형의 저농도 불순물 영역을 형성하는 단계; 및 상기 게이트 전극 양측의 에피택셜층에 제2도전형의 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은, 제1도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 소자 분리막; 상기 소자 분리막에 의하여 한정되고, 소자 분리막의 깊이보다 더 낮은 깊이로 함몰된 활성 영역; 상기 소자 분리막의 가장자리 상부 및 활성 영역 상에 형성되며, 제1도전형을 갖는 에피택셜층; 상기 에피택셜층의 소정 부분 상에 형성되는 게이트 산화막 및 게이트 전극으로 된 게이트 구조물; 상기 게이트 구조물 양측의 에피택셜층에 형성된 제2도전형의 고농도 불순물 영역; 및 상기 고농도 불순물 영역 하부의 반도체 기판에 형성되고, 게이트 구조물의 양측 가장자리 부분과 소정 부분 오버랩되는 제2도전형의 저농도 불순물 영역; 상기 게이트 전극 상단 및 고농도 불순물 영역 상부에 형성되는 실리사이드 막을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 소자 분리막이 구비된 제1도전형의 반도체 기판을 제공하는 단계; 소자 분리막 사이의 활성 영역을 소정 깊이만큼 식각하는 단계; 전체 상부에 에피택셜층을 형성하는 단계; 상기 에피택셜층이 상기 활성 영역 상부 및 소자 분리막 가장 자리 부분에 존재하도록 패터닝하는 단계; 상기 활성 영역의 에피택셜층 상의 소정 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계; 게이트 전극 양측의 반도체 기판에, 상기 게이트 전극의 가장 자리와 소정 부분 오버랩되도록 제2도전형의 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측의 에피택셜층에 제2도전형의 고농도 불순물 영역을 형성하는 단계; 및 게이트 전극 및 고농도 불순물 영역 상에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기판과 금속 배선이 직접 접속되는 것을 방지함으로써, 스파이킹 현상에 의한 소자의 특성 저하를 방지할 수 있다.
[실시예]
이하, 도 2a 내지 도 2d를 참조하여 본 발며의 바람직한 실시예를 보다 상세하게 설명한다.
도 2a를 참조하면, 제1도전형의 반도체 기판(11)의 소정 영역에 소자분리막 (12)이 형성되고, 소자 분리막(12)으로 한정된 소자의 활성 영역은 소자 분리막을 마스크로 하여, 소정 깊이만큼 비등방성 식각된다. 이때, 반도체 기판(11)은 소자 분리막 (12)보다 더 깊게 식각된다. 그리고 나서, 일부분이 리세스된 구조를 갖는 반도체 기판 표면에는 에피택셜 방식에 의하여 단결정 실리콘막(13)이 형성된다. 그후, 이 에피택셜 방식에 의하여 형성된 단결정 실리콘막(13)에는 PN 접합을 형성하기 위하여 P형 불순물이 도핑된다.
도 2b를 참조하면, 사진 식각에 의해 소자 분리막(12) 상의 에피택셜 실리콘막 (13)이 일부 제거되고, 전체 상부에 소정 두께의 게이트 산화막(14) 및 게이트 전극용 도전막(15)이 순차적으로 형성된다. 이때, 도전막(15)는 불순물이 도핑된 폴리실리콘막이 이용될 수 있다.
도 2c를 참조하면, 게이트 전극(16)이 형성되도록 상기 게이트 전극용 도전막 (15) 및 게이트 산화막(14)이 사진 식각된다. 게이트 전극(16)을 이온 주입 마스크로 하여 게이트 전극(16)에 인접된 반도체 기판(11) 영역에 저농도 불순물 이온을 주입하여 제2도전형의 저농도 불순물 영역(17)이 형성되고, 계속해서, 게이트 전극 양측의 에피택셜 단결정 실리콘막(13)에 고농도 불순물 이온이 주입되어 제2도전형의 고농도 불순물 영역(18)이 형성되어, 저농도 불순물 영역(17)이 고농도 불순물 영역(18)을 감싸안는 형태의 DDD 소오스/드레인 영역이 형성된다.
도 2d를 참조하면, 전체 상부에 평탄화용 산화막(19)이 형성되고, 통상의 방법으로 평탄화용 산화막(19)이 콘택홀(도시되지 않음)이 형성된다. 여기서, 상기 의 콘택홀은 소자 분리막(12) 상의 고농도 불순물 영역 상에 형성된다. 그리고 나서, 콘택홀 및 그에 인접된 평탄화용 산화막(19)상에 콘택홀을 통하여 고농도 불순물 영역(18)과 접속되는 금속 배선(20)이 형성된다.
본 발명의 또 다른 실시예를 제3a 내지 e도를 참조하여 설명하면 다음과 같다.
도 3a를 참조하면, 제1도전형의 반도체 기판(21)의 소정 영역에 소자분리막 (22)이 형성되고, 소자 분리막(22)의 깊이보다 한정된 소자의 활성 영역은 비등방성 식각된다. 이때, 반도체 기판(21)은 소자 분리막(22)보다 더 깊게 식각된다. 그리고 나서, 전체 상부에 에피택셜 단결정 실리콘막(23)이 형성된다. 이때, 상기 단결정 실리콘막(23) 또한 제1도전형의 불순물 예를들어, P형의 불순물이 도핑된다.
도 3b를 참조하면, 사진 식각에 의해 소자 분리막(22) 상의 에피택셜 단결정 실리콘막(23)이 일부 제거되고, 전체 상부에 소정 두께의 게이트 산화막(24) 및 게이트 전극용 도전막(25)이 순차적으로 형성된다.
도 3c를 참조하면, 게이트 전극(26)이 형성되도록 상기 게이트 전극용 도전막 (25) 및 게이트 산화막(24)이 사진 식각된다. 게이트 전극(26)을 이온 주입 마스크로 하여 게이트 전극(26)에 인접된 반도체 기판(21) 영역에 저농도 불순물 이온 주입되어 제2도전형의 저농도 불순물 영역(27)이 형성되고, 계속해서, 게이트 전극(26) 양측의 에피택셜 단결정 실리콘막(23)에 고농도 불순물 이온이 주입되어 제2도전형의 고농도 불순물 영역(28)이 형성되어, DDD 구조를 갖는 소오스/드레인 영역이 형성된다.
도 3d를 참조하면, 전체 상부에 산화막(도시되지 않음)이 형성되고, 이어서, 상기 산화막은 비등방성 시각됨으로써, 게이트 전극(26) 및 고농도 불순물 영역(28) 측벽에 산화막 스페이서(29)가 형성된다. 그리고 나서, 통상적인 방법에의해, 게이트 전극(26) 및 고농도 불순물 영역(28)상에 선택적인 실리사이드(30)가 형성된다. 이때, 산화막 스페이서(29)는 실리사이드(30)가 선택적으로 성장되도록 하기 위한 마스크 역할을 할 뿐만 아니라, 실리사이드(30)간을 절연시키는 역할을 한다.
도 3e를 참조하면, 전체 상부에 평탄화용 산화막(31)이 형성되고, 소자 분리막 (22) 상부의 고농도 불순물 영역(28) 상에 형성된 실리사이드(30)가 노출되도록 평탄화용 산화막(31)에 콘택홀(도시되지 않음)이 형성된다. 그리고 나서, 콘택홀 및 그에 인접된 평탄화용 산화막(31) 상에 콘택홀을 통하여 고농도 불순물 영역(28)과 접속되는 금속 배선(32)이 형성된다.
본 발명의 실시예에 따르면, 저농도 불순물 영역이 고농도 불순물 영역을 감싸안은 DDD 소오스/드레인 영역을 형성하므로써, 모스 트랜지스터의 유효 채널 길이가 증대된다. 아울러, 금속 배선이 소자 분리막상의 에피택셜 단결정 실리콘층과 콘택되므로, 스파이킹이 발생될 지라도, 소자 분리막에 의하여, 기판에 스피아킹이 발생되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명의 반도체 소자의 제조 방법은 개선된 DDD 구조의 소오스, 드레인 영역을 형성함에 따라, 게이트 전극 부위가 소형화되고, 실리콘 기판과 금속 배선간의 직접 접속으로 인한 스파이킹 현상을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (20)
- 제1도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 소자 분리막; 상기 소자 분리막에 의하여 한정되고, 소자 분리막의 깊이보다 더 낮은 깊이로 함몰된 활성 영역, 상기 소자 분리막의 가장자리 상부 및 활성 영역 상에 형성되며, 제1도전형을 갖는 에피텍셜층; 상기 에피택셜층의 소정 부분 상에 형성되는 게이트 산화막 및 게이트 전극으로 된 게이트 구조물; 상기 게이트 구조물 양측의 에피택셜층에 형성된 제2도전형의 고농도 불순물 영역; 및 상기 고농도 불순물 영역 하부의 반도체 기판에 형성되고, 게이트 구조물의 양측 가장자리 부분과 소정 부분 오버랩되는 제2도전형의 저농도 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 에피택셜층은 단결정 실리콘막인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 고농도 불순물 영역은, 상기 게이트 구조물 양측의 에피택셜층 및 소자 분리막 상의 에피택셜층에 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 소자 분리막과 고농도 불순물 영역은 및 게이트 전극상에 형성되는 절연막; 상기 절연막 부분을 관통하여, 상기 고농도 불순물 영역과 콘택되는 금속 배선을 추가적으로 포함하는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서, 상기 금속 배선은, 상기 소자 분리막 상의 고농도 불순물 영역과 콘택되는 것을 특징으로 하는 반도체 소자.
- 소자 분리막이 구비된 제1도전형의 반도체 기판을 제공하는 단계; 소자 분리막 사이의 활성 영역을 소정 깊이만큼 식각하는 단계; 전체 상부에 에피택셜층에 형성하는 단계; 상기 에피택셜층이 상기 활성 영역 상부 및 소자 분리막 가장 자리 부분에 존재하도록 패텅닝하는 단계; 상기 활성 영역의 에피택셜층 상의 소정 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계; 게이트 전극 양측의 반도체 기판에, 상기 게이트 전극의 가장 자리와 소정부분 오버랩되는 제2도전형의 저농도 불순물 영역을 형성하는 단계; 및 상기 게이트 전극 양측의 에피택셜층에 제2도전형의 고농도 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 활성 영역을 소정 깊이만큼 식각하는 단계에서, 상기 활성 영역은, 소자 분리막의 깊이 보다 더 낮은 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 에피택셜층은 단결정 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 고농도 불순물을 형성하는 단계 이후에, 반도체 기판 구조물 전면에 절연막을 형성하는 단계; 상기 절연막에 상기 고농도 불순물 영역의 소정 부분이 노출되도록 콘택홀을 형성하는 단계; 및 상기 콘택홀 및 그에 인접된 절연막 상에 콘택홀을 통하여 고농도 불순물 영역과 접속되는 금속 배선을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 콘택홀은 소자 분리막 상의 고농도 불순물 영역이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 소자 분리막; 상기 소자 분리막에 의하여 한정되고, 소자 분리막의 깊이보다 더 낮은 깊이로 함몰된 활성 영역, 상기 소자 분리막의 가장자리 상부 및 활성 영역 상에 형성되며, 제1도전형을 갖는 에피텍셜층; 상기 에피택셜층의 소정 부분 상에 형성되는 게이트 산화막 및 게이트 전극으로 된 게이트 구조물; 상기 게이트 구조물 양측의 에피택셜층에 형성된 제2도전형의 고농도 불순물 영역; 및 상기 고농도 불순물 영역 하부의 반도체 기판에 형성되고, 게이트 구조물의 양측 가장자리 부분과 소정 부분 오버랩되는 제2도전형의 저농도 불순물 영역; 상기 게이트 전극 상단 및 고농도 불순물 영역 상부에 형성되는 실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제11항에 있어서, 상기 에피택셜층은 단결정 실리콘막인 것을 특징으로 하는 반도체 소자.
- 제11항에 있어서, 상기 고농도 불순물 영역은, 상기 게이트 구조물 양측의 에피택셜층 및 소자 분리막 상의 에피택셜층에 형성되는 것을 특징으로 하는 반도체 소자.
- 제11항에 있어서, 상기 소자 분리막과 고농도 불순물 영역 및 게이트 전극상에 형성되는 절연막; 상기 절연막 부분을 관통하여, 상기 실리사이드막의 소정 부분과 콘택되는 금속 배선을 추가적으로 포함하는 것을 특징으로 하는 반도체 소자.
- 제14항에 있어서, 상기 금속 배선은 상기 소자 분리막 상부의 실리사이드와 콘택 상에 형성된 것을 특징으로 하는 반도체 소자.
- 소자 분리막이 구비된 제1도전형의 반도체 기판을 제공하는 단계; 소자 분리막 사이의 활성 영역을 소정 깊이만큼 식각하는 단계; 전체 상부에 에피택셜층을 형성하는 단계; 상기 에피택셜층이 상기 활성 영역 상부 및 소자 분리막 가장 자리 부분에 존재하도록 패터닝하는 단계; 상기 활성 영역의 에피택셜층 상의 소정 부분에 게이트 산화막 및 게이트 전극을 형성하는 단계; 게이트 전극 양측의 반도체 기판에, 상기 게이트 전극의 가장 자리와 소정 부분 오버랩되도록 제2도전형의 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측의 에피택셜층에 제2도전형의 고농도 불순물 영역을 형성하는 단계; 및 게이트 전극 및 고농도 불순물 영역 상에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서, 상기 활성 영역을 소정 깊이만큼 식각하는 단계에서, 상기 활성 영역은, 소자 분리막의 깊이 보다 더 낮은 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서, 상기 에피택셜층은 단결정 실리콘막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서, 상기 실리사이드막을 형성하는 단계 이후에, 반도체 기판 구조물 전면에 절연막을 형성하는 단계; 상기 절연막에 상기 실리사이드막의 소정 부분이 노출되도록 콘택홀을 형성하는 단계; 및 상기 콘택홀 및 그에 인접된 절연막 상에 콘택홀을 통하여 실리사이드막과 접속되도록 금속 배선을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서, 상기 콘택홀은 소자 분리막 상의 실리사이드막이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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