JP2003163351A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JP2003163351A JP2003163351A JP2001360762A JP2001360762A JP2003163351A JP 2003163351 A JP2003163351 A JP 2003163351A JP 2001360762 A JP2001360762 A JP 2001360762A JP 2001360762 A JP2001360762 A JP 2001360762A JP 2003163351 A JP2003163351 A JP 2003163351A
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Abstract
(57)【要約】
【課題】 ガードリングに形成されるソース領域により
信頼性評価で特性不良が発生する虞がある。 【解決手段】 ソース電極３９とコンタクト領域３４ｂ
との電気的接触をソース領域３５を貫通した溝５７ａか
ら取る場合、外周部Ｂのソース電極３９に電気的接触さ
れる第１ガードリング４０ａにも溝５７ｂが形成され、
この溝５７ｂ内でソース電極３９と第２コンタクト領域
４０ｃとの電気的接触が行われるが、第２ソース領域５
４がこの溝５７ｂに対してセル部Ａ側にのみ形成され、
チップ端側に形成されていない。
信頼性評価で特性不良が発生する虞がある。 【解決手段】 ソース電極３９とコンタクト領域３４ｂ
との電気的接触をソース領域３５を貫通した溝５７ａか
ら取る場合、外周部Ｂのソース電極３９に電気的接触さ
れる第１ガードリング４０ａにも溝５７ｂが形成され、
この溝５７ｂ内でソース電極３９と第２コンタクト領域
４０ｃとの電気的接触が行われるが、第２ソース領域５
４がこの溝５７ｂに対してセル部Ａ側にのみ形成され、
チップ端側に形成されていない。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置およびその製造方法に関し、例えば、ＭＯＳＦＥ
Ｔや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型半導体
装置およびその製造方法に関する。
体装置およびその製造方法に関し、例えば、ＭＯＳＦＥ
Ｔや伝導度変調型ＭＯＳＦＥＴ等の絶縁ゲート型半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置の代表例として
の電力用ＭＯＳＦＥＴでは、チップ内部の素子動作領域
としてのセル部にトランジスタ機能を有する多数の並列
接続された単位セルを設け、セル部を取囲むチップ外周
部にガードリング構造を設けているのが一般的である。
以下に、従来のゲートプレーナ型の電力用縦型ＭＯＳＦ
ＥＴのチップの構造について、図４を参照して説明す
る。図において、Ａはセル部、Ｂは外周部である。セル
部Ａおよび外周部Ｂは、Ｄ端子に接続されるドレイン電
極１が裏面に電気的接触して設けられた高濃度一導電型
であるｎ＋型半導体基板２の表面にエピタキシャル成長
により形成した低濃度一導電型であるｎ−型ドレイン層
３の表面層およびドレイン層３上に構成される。
の電力用ＭＯＳＦＥＴでは、チップ内部の素子動作領域
としてのセル部にトランジスタ機能を有する多数の並列
接続された単位セルを設け、セル部を取囲むチップ外周
部にガードリング構造を設けているのが一般的である。
以下に、従来のゲートプレーナ型の電力用縦型ＭＯＳＦ
ＥＴのチップの構造について、図４を参照して説明す
る。図において、Ａはセル部、Ｂは外周部である。セル
部Ａおよび外周部Ｂは、Ｄ端子に接続されるドレイン電
極１が裏面に電気的接触して設けられた高濃度一導電型
であるｎ＋型半導体基板２の表面にエピタキシャル成長
により形成した低濃度一導電型であるｎ−型ドレイン層
３の表面層およびドレイン層３上に構成される。
【０００３】セル部Ａは、単位セルＣが同一パターンで
チップ平面方向に多数繰り返し配置され、これらの単位
セルＣが並列接続された構成になっている。単位セルＣ
について説明すると、ドレイン層３の表面層に選択的に
他導電型であるｐ型ベース領域４ａが形成され、ベース
領域４ａの表面層に選択的にｐ＋型コンタクト領域４ｂ
が形成され、さらに、ベース領域４ａおよびコンタクト
領域４ｂの表面層に選択的にｎ＋型ソース領域５が形成
されている。そして、少なくとも、ベース領域４ａのド
レイン層３とソース領域５とに挟まれたチャネルが形成
される領域の上に（図４の例では、隣接するベース領域
４ａに形成されたソース領域５間に跨って）、ゲート酸
化膜６を介して、多結晶シリコンからなりＧ端子に接続
されるゲート電極７が設けられている。そして、ゲート
電極７から層間絶縁膜８により絶縁されてコンタクト領
域４ｂとソース領域５とに共通に電気的接触しＳ端子に
接続されるソース電極９が設けられている。
チップ平面方向に多数繰り返し配置され、これらの単位
セルＣが並列接続された構成になっている。単位セルＣ
について説明すると、ドレイン層３の表面層に選択的に
他導電型であるｐ型ベース領域４ａが形成され、ベース
領域４ａの表面層に選択的にｐ＋型コンタクト領域４ｂ
が形成され、さらに、ベース領域４ａおよびコンタクト
領域４ｂの表面層に選択的にｎ＋型ソース領域５が形成
されている。そして、少なくとも、ベース領域４ａのド
レイン層３とソース領域５とに挟まれたチャネルが形成
される領域の上に（図４の例では、隣接するベース領域
４ａに形成されたソース領域５間に跨って）、ゲート酸
化膜６を介して、多結晶シリコンからなりＧ端子に接続
されるゲート電極７が設けられている。そして、ゲート
電極７から層間絶縁膜８により絶縁されてコンタクト領
域４ｂとソース領域５とに共通に電気的接触しＳ端子に
接続されるソース電極９が設けられている。
【０００４】外周部Ｂは、セル部Ａを取り囲んでチップ
端までの領域で構成される。外周部Ｂについて説明する
と、ドレイン層３の表面層にセル部Ａ全体を最外周のベ
ース領域４ａから所定間隔でリング状に取り囲む複数、
例えば、第１〜第３のｐ型ガードリング１０ａ、１１、
１２が形成されている。そして、ガードリング１０ａ、
１１、１２のうち、セル部Ａ側に近い最内周に位置する
第１ガードリング１０ａからセル部Ａ側のドレイン層３
に跨る表面層にはセル部Ａのベース領域４ａと同時にｐ
型ベース領域１０ｂが形成され、ベース領域１０ｂの表
面層にセル部Ａのコンタクト領域４ｂと同時にｐ型コン
タクト領域１０ｃが形成されている。そして、セル部Ａ
の最外周のベース領域４ａに形成されたソース領域５か
ら外周部Ｂのベース領域１０ｂに跨って、ゲート酸化膜
６を介して、Ｇ端子に接続されるゲート電極７が設けら
れている。そして、このゲート電極７から層間絶縁膜８
により絶縁されてソース電極９がコンタクト領域１０ｃ
表面に電気的接触している。また、外周部Ｂのベース領
域１０ｂから第２および第３ガードリング１１、１２を
含むチップ端方向の表面は厚いシリコン酸化膜１３を介
して層間絶縁膜８で被覆されており、第２および第３ガ
ードリング１１、１２は電位的にフローティング状態に
なっている。
端までの領域で構成される。外周部Ｂについて説明する
と、ドレイン層３の表面層にセル部Ａ全体を最外周のベ
ース領域４ａから所定間隔でリング状に取り囲む複数、
例えば、第１〜第３のｐ型ガードリング１０ａ、１１、
１２が形成されている。そして、ガードリング１０ａ、
１１、１２のうち、セル部Ａ側に近い最内周に位置する
第１ガードリング１０ａからセル部Ａ側のドレイン層３
に跨る表面層にはセル部Ａのベース領域４ａと同時にｐ
型ベース領域１０ｂが形成され、ベース領域１０ｂの表
面層にセル部Ａのコンタクト領域４ｂと同時にｐ型コン
タクト領域１０ｃが形成されている。そして、セル部Ａ
の最外周のベース領域４ａに形成されたソース領域５か
ら外周部Ｂのベース領域１０ｂに跨って、ゲート酸化膜
６を介して、Ｇ端子に接続されるゲート電極７が設けら
れている。そして、このゲート電極７から層間絶縁膜８
により絶縁されてソース電極９がコンタクト領域１０ｃ
表面に電気的接触している。また、外周部Ｂのベース領
域１０ｂから第２および第３ガードリング１１、１２を
含むチップ端方向の表面は厚いシリコン酸化膜１３を介
して層間絶縁膜８で被覆されており、第２および第３ガ
ードリング１１、１２は電位的にフローティング状態に
なっている。
【０００５】Ｄ、Ｓ端子に電圧が印加されると空乏層が
第１ガードリング１０ａとドレイン層３との間の接合か
ら外側へ広がって行き、第２ガードリング１１に達す
る。空乏層は第２ガードリング１１の内部には広がら
ず、その先まで一気に到達する。更に電圧を印加してい
くと、空乏層はさらに広がって第３ガードリング１２の
先に達する。このように周辺に向かって空乏層が伸び、
第１ガードリング１０ａとドレイン層３との間の電界を
緩和することができる。このようにして、ガードリング
構造を用いたプレナー終端により、素子が満たすべき耐
圧を低下させることなく、チップ端とセル部とを分離し
ている。尚、図示しないが、ガードリング構造のさらに
外周には、通常、フィールドプレートおよび等電位リン
グ（ＥＱＲ）が設けられている。
第１ガードリング１０ａとドレイン層３との間の接合か
ら外側へ広がって行き、第２ガードリング１１に達す
る。空乏層は第２ガードリング１１の内部には広がら
ず、その先まで一気に到達する。更に電圧を印加してい
くと、空乏層はさらに広がって第３ガードリング１２の
先に達する。このように周辺に向かって空乏層が伸び、
第１ガードリング１０ａとドレイン層３との間の電界を
緩和することができる。このようにして、ガードリング
構造を用いたプレナー終端により、素子が満たすべき耐
圧を低下させることなく、チップ端とセル部とを分離し
ている。尚、図示しないが、ガードリング構造のさらに
外周には、通常、フィールドプレートおよび等電位リン
グ（ＥＱＲ）が設けられている。
【０００６】上述のＭＯＳＦＥＴにおいて、ベース領域
４ａおよびコンタクト領域４ｂの表面層にソース領域５
を形成するとき、コンタクト領域４ｂのソース電極９と
の電気的接触予定領域が基板表面に露出するように、フ
ォトリソグラフィ工程でレジストパターンによりコンタ
クト領域４ｂのソース電極９との電気的接触予定領域を
マスクする必要がある。
４ａおよびコンタクト領域４ｂの表面層にソース領域５
を形成するとき、コンタクト領域４ｂのソース電極９と
の電気的接触予定領域が基板表面に露出するように、フ
ォトリソグラフィ工程でレジストパターンによりコンタ
クト領域４ｂのソース電極９との電気的接触予定領域を
マスクする必要がある。
【０００７】次に、上述のＭＯＳＦＥＴの製造工程にお
いて、フォトリソグラフィ工程を用いる回数を低減する
ために、ソース領域形成のためのフォトリソグラフィ工
程を省略した場合の製造方法を、図５（ａ）〜（ｄ）、
図６（ｅ）〜（ｇ）を参照して説明する。 （ａ）第１工程は、この工程の完了後を図５（ａ）に示
すように、ｎ＋型半導体基板２の表面上にｎ型不純物で
あるリンまたはヒ素を低濃度に含んだｎ−型ドレイン層
３をエピタキシャル成長させ、その表面上に熱酸化法に
より、例えば膜厚７０００Åのシリコン酸化膜２１を形
成する。そして、フォトリソグラフィ法およびエッチン
グ法により、外周部Ｂの第１〜第３ガードリング１０
ａ、１１、１２の形成予定領域上のシリコン酸化膜２１
を除去し、パターン化されたシリコン酸化膜２１をマス
クにして、ｐ型不純物であるボロンをイオン注入および
熱拡散して外周部Ｂに第１〜第３ガードリング１０ａ、
１１、１２を形成する。 （ｂ）第２工程は、この工程の完了後を図５（ｂ）に示
すように、第１工程完了後、第１〜第３ガードリング１
０ａ、１１、１２の表面上に熱酸化法により、例えば、
膜厚１１０００Åのシリコン酸化２２を形成し、フォト
リソグラフィ法およびエッチング法により、セル部Ａの
シリコン酸化膜２１と外周部Ｂの第１ガードリング１０
ａ上のシリコン酸化膜２２の一部とを除去し、露出した
ウェーハ表面上に熱酸化法によりゲート酸化膜６を形成
する。そして、ゲート酸化膜６が形成されたウェーハ表
面にＬＰＣＶＤ法によりポリシリコン膜２３を被着させ
る。 （ｃ）第３工程は、この工程の完了後を図５（ｃ）に示
すように、第２工程完了後、このポリシリコン膜２３お
よびゲート酸化膜６をフォトリソグラフィ法およびエッ
チング法により選択的に除去して、セル部Ａの隣接する
ベース領域４ａの形成予定領域に形成されるソース領域
５の形成予定領域間に跨る位置上と、セル部Ａの最外周
のベース領域４ａの形成予定領域に形成されるソース領
域５の形成予定領域から外周部Ｂのベース領域１０ｂの
形成予定領域間に跨る位置上とに、ゲート酸化膜６を介
してゲート電極７を形成する。そしてゲート電極７と、
シリコン酸化膜２１、２２により構成されるシリコン酸
化膜１３とをマスクにして、ボロンをイオン注入および
熱拡散してセル部Ａのドレイン層３表面層にｐ型ベース
領域４ａおよび外周部Ｂの第１ガードリング１０ａから
セル部Ａ側のドレイン層３に跨る表面層にｐ型ベース領
域１０ｂを形成する。さらに、ゲート電極７、シリコン
酸化膜１３およびフォトリソグラフィ法によるレジスト
パターンをマスクにして、ボロンをイオン注入およびレ
ジストパターン除去後熱拡散してセル部Ａのベース領域
４ａ表面層にコンタクト領域４ｂおよび外周部Ｂのベー
ス領域１０ｂ表面層にコンタクト領域１０ｃを形成す
る。そして、さらに、セル部Ａにおいてゲート電極７を
マスクにして、ヒ素をイオン注入および熱拡散してベー
ス領域４ａおよびコンタクト領域４ｂ表面層にソース領
域５を形成する。このとき、同時に外周部Ｂにおいてゲ
ート電極７およびシリコン酸化膜１３をマスクにして、
ベース領域１０ｂおよびコンタクト領域１０ｃ表面層に
ソース領域２４が形成される。 （ｄ）第４工程は、この工程の完了後を図５（ｄ）に示
すように、第３工程完了後、ウェーハ上にＣＶＤ法によ
り層間絶縁膜８を被着させ、さらにその上に、フォトリ
ソグラフィ法によりソース領域５およびソース領域２４
表面上にそれぞれ開口２５ａ、２５ｂを有するレジスト
パターン２５を形成する。 （ｅ）第５工程は、この工程の完了後を図６（ｅ）に示
すように、第４工程完了後、レジストパターン２５をマ
スクにしてウエットエッチング法によりレジストパター
ンの各開口２５ａ、２５ｂ下の層間絶縁膜８をソース領
域５およびソース領域２４表面が露出するまでジャスト
エッチし、更に所定時間だけオーバーエッチしてその露
出面積がレジストパターン２５の各開口面積より大きい
コンタクトホール２６ａ、２６ｂを形成する。 （ｆ）第６工程は、この工程の完了後を図６（ｆ）に示
すように、第５工程で用いたレジストパターン２５を再
びマスクにして露出したソース領域５およびソース領域
２４よりイオンエッチング法によりソース領域５および
ソース領域２４を貫通して溝２７ａ、２７ｂを形成す
る。 （ｇ）第７工程は、この工程の完了後を図６（ｇ）に示
すように、第６工程完了後、レジストパターン２５を除
去し、ウェーハ上に真空蒸着によりアルミニウム膜を被
着し、このアルミニウム膜をフォトリソグラフィ法およ
びエッチング法により選択的に除去して、ソース領域
５、２４およびコンタクト領域４ｂ、１０ｃと電気的接
触するソース電極９を形成する。そして、半導体基板２
の裏面に金属を蒸着してドレイン電極１を形成する。
いて、フォトリソグラフィ工程を用いる回数を低減する
ために、ソース領域形成のためのフォトリソグラフィ工
程を省略した場合の製造方法を、図５（ａ）〜（ｄ）、
図６（ｅ）〜（ｇ）を参照して説明する。 （ａ）第１工程は、この工程の完了後を図５（ａ）に示
すように、ｎ＋型半導体基板２の表面上にｎ型不純物で
あるリンまたはヒ素を低濃度に含んだｎ−型ドレイン層
３をエピタキシャル成長させ、その表面上に熱酸化法に
より、例えば膜厚７０００Åのシリコン酸化膜２１を形
成する。そして、フォトリソグラフィ法およびエッチン
グ法により、外周部Ｂの第１〜第３ガードリング１０
ａ、１１、１２の形成予定領域上のシリコン酸化膜２１
を除去し、パターン化されたシリコン酸化膜２１をマス
クにして、ｐ型不純物であるボロンをイオン注入および
熱拡散して外周部Ｂに第１〜第３ガードリング１０ａ、
１１、１２を形成する。 （ｂ）第２工程は、この工程の完了後を図５（ｂ）に示
すように、第１工程完了後、第１〜第３ガードリング１
０ａ、１１、１２の表面上に熱酸化法により、例えば、
膜厚１１０００Åのシリコン酸化２２を形成し、フォト
リソグラフィ法およびエッチング法により、セル部Ａの
シリコン酸化膜２１と外周部Ｂの第１ガードリング１０
ａ上のシリコン酸化膜２２の一部とを除去し、露出した
ウェーハ表面上に熱酸化法によりゲート酸化膜６を形成
する。そして、ゲート酸化膜６が形成されたウェーハ表
面にＬＰＣＶＤ法によりポリシリコン膜２３を被着させ
る。 （ｃ）第３工程は、この工程の完了後を図５（ｃ）に示
すように、第２工程完了後、このポリシリコン膜２３お
よびゲート酸化膜６をフォトリソグラフィ法およびエッ
チング法により選択的に除去して、セル部Ａの隣接する
ベース領域４ａの形成予定領域に形成されるソース領域
５の形成予定領域間に跨る位置上と、セル部Ａの最外周
のベース領域４ａの形成予定領域に形成されるソース領
域５の形成予定領域から外周部Ｂのベース領域１０ｂの
形成予定領域間に跨る位置上とに、ゲート酸化膜６を介
してゲート電極７を形成する。そしてゲート電極７と、
シリコン酸化膜２１、２２により構成されるシリコン酸
化膜１３とをマスクにして、ボロンをイオン注入および
熱拡散してセル部Ａのドレイン層３表面層にｐ型ベース
領域４ａおよび外周部Ｂの第１ガードリング１０ａから
セル部Ａ側のドレイン層３に跨る表面層にｐ型ベース領
域１０ｂを形成する。さらに、ゲート電極７、シリコン
酸化膜１３およびフォトリソグラフィ法によるレジスト
パターンをマスクにして、ボロンをイオン注入およびレ
ジストパターン除去後熱拡散してセル部Ａのベース領域
４ａ表面層にコンタクト領域４ｂおよび外周部Ｂのベー
ス領域１０ｂ表面層にコンタクト領域１０ｃを形成す
る。そして、さらに、セル部Ａにおいてゲート電極７を
マスクにして、ヒ素をイオン注入および熱拡散してベー
ス領域４ａおよびコンタクト領域４ｂ表面層にソース領
域５を形成する。このとき、同時に外周部Ｂにおいてゲ
ート電極７およびシリコン酸化膜１３をマスクにして、
ベース領域１０ｂおよびコンタクト領域１０ｃ表面層に
ソース領域２４が形成される。 （ｄ）第４工程は、この工程の完了後を図５（ｄ）に示
すように、第３工程完了後、ウェーハ上にＣＶＤ法によ
り層間絶縁膜８を被着させ、さらにその上に、フォトリ
ソグラフィ法によりソース領域５およびソース領域２４
表面上にそれぞれ開口２５ａ、２５ｂを有するレジスト
パターン２５を形成する。 （ｅ）第５工程は、この工程の完了後を図６（ｅ）に示
すように、第４工程完了後、レジストパターン２５をマ
スクにしてウエットエッチング法によりレジストパター
ンの各開口２５ａ、２５ｂ下の層間絶縁膜８をソース領
域５およびソース領域２４表面が露出するまでジャスト
エッチし、更に所定時間だけオーバーエッチしてその露
出面積がレジストパターン２５の各開口面積より大きい
コンタクトホール２６ａ、２６ｂを形成する。 （ｆ）第６工程は、この工程の完了後を図６（ｆ）に示
すように、第５工程で用いたレジストパターン２５を再
びマスクにして露出したソース領域５およびソース領域
２４よりイオンエッチング法によりソース領域５および
ソース領域２４を貫通して溝２７ａ、２７ｂを形成す
る。 （ｇ）第７工程は、この工程の完了後を図６（ｇ）に示
すように、第６工程完了後、レジストパターン２５を除
去し、ウェーハ上に真空蒸着によりアルミニウム膜を被
着し、このアルミニウム膜をフォトリソグラフィ法およ
びエッチング法により選択的に除去して、ソース領域
５、２４およびコンタクト領域４ｂ、１０ｃと電気的接
触するソース電極９を形成する。そして、半導体基板２
の裏面に金属を蒸着してドレイン電極１を形成する。
【０００８】
【発明が解決しようとする課題】ところで、上述したよ
うに、ソース領域５をフォトリソグラフィ工程を用いず
にセルフアラインで形成し、ソース電極９とソース領域
５およびコンタクト領域４ｂとの電気的接触をソース領
域５を貫通する溝２７ａを形成してその溝２７ａ内面で
行う場合、外周部Ｂの第１ガードリング１０ａにもソー
ス領域２４が形成され、溝２７ｂに対してチップ端側の
ソース領域２４により、デバイスの信頼性評価としての
ＨＢＴ評価時に、ソース領域２４とドレイン層３を結ぶ
表面層がＮ型に反転することで耐圧リーク不良が発生す
る虞があった。従って、本発明は上記の問題点を解決す
るためになされたもので、外周部Ｂの第１ガードリング
のチップ端側にソース領域を形成しない絶縁ゲート型半
導体装置およびその製造方法を提供することを目的とす
る。
うに、ソース領域５をフォトリソグラフィ工程を用いず
にセルフアラインで形成し、ソース電極９とソース領域
５およびコンタクト領域４ｂとの電気的接触をソース領
域５を貫通する溝２７ａを形成してその溝２７ａ内面で
行う場合、外周部Ｂの第１ガードリング１０ａにもソー
ス領域２４が形成され、溝２７ｂに対してチップ端側の
ソース領域２４により、デバイスの信頼性評価としての
ＨＢＴ評価時に、ソース領域２４とドレイン層３を結ぶ
表面層がＮ型に反転することで耐圧リーク不良が発生す
る虞があった。従って、本発明は上記の問題点を解決す
るためになされたもので、外周部Ｂの第１ガードリング
のチップ端側にソース領域を形成しない絶縁ゲート型半
導体装置およびその製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明に係る絶縁ゲート
型半導体装置は、半導体基板に形成した一導電型ドレイ
ン層が、複数の単位セルからなるセル部と、セル部を取
囲む外周部とに区分され、単位セルが、ドレイン層に形
成した他導電型第１ベース領域と、第１ベース領域に形
成した他導電型第１コンタクト領域および一導電型第１
ソース領域とを有し、外周部が、ドレイン層にセル部を
取囲んで形成した複数の他導電型ガードリングと、ガー
ドリングのうち、セル部側に近い最内周に位置する第１
ガードリングに形成した他導電型第２ベース領域と、第
２ベース領域に形成した他導電型第２コンタクト領域お
よび一導電型第２ソース領域とを有し、第１および第２
コンタクト領域と第１および第２ソース領域とにソース
電極が電気的接触した絶縁ゲート型半導体装置におい
て、前記ソース電極が、第１ソース領域表面から第１コ
ンタクト領域に貫通する第１溝内面で第１コンタクト領
域に電気的接触するとともに、第２コンタクト領域に形
成した第２溝内面で第２コンタクト領域に電気的接触
し、前記第２ソース領域が、第２溝に対してセル部側に
のみ第２溝の側面に接して形成されていることを特徴と
する。本発明に係る絶縁ゲート型半導体装置の製造方法
は、半導体基板に形成した一導電型ドレイン層が複数の
単位セルからなるセル部と、セル部を取囲む外周部とに
区分され、ドレイン層表面にパターン化された第１シリ
コン酸化膜を形成し、この第１シリコン酸化膜をマスク
にして、ドレイン層にセル部を取囲んで複数の他導電型
ガードリングを形成する第１工程と、第１工程完了後、
他導電型ガードリングの表面上に第２シリコン酸化膜を
形成し、外周部のガードリングのうち、セル部側に近い
最内周に位置する第１ガードリングのセル部側の一部か
らセル部の全体に跨って第１および第２シリコン酸化膜
を除去し、露出したウェーハ表面にゲート酸化膜を形成
し、ゲート酸化膜が形成されたウェーハ表面にポリシリ
コン膜を被着させる第２工程と、第２工程完了後、この
ポリシリコン膜を選択的に除去して、ゲート酸化膜表面
上にゲート電極を形成し、ゲート電極と第１シリコン酸
化膜とをマスクにして、セル部のドレイン層に他導電型
第１ベース領域、および外周部の第１ガードリングに他
導電型第２ベース領域を形成するとともに、第１ベース
領域に第１コンタクト領域および第２ベース領域に第２
コンタクト領域を形成し、さらに、ゲート電極と第１お
よび第２シリコン酸化膜とをマスクにして、第１コンタ
クト領域から第１ベース領域に跨って第１ソース領域お
よび第２コンタクト領域のセル部側端から第２ベース領
域のセル部側に跨って第２ソース領域を生成する第３工
程と、第３工程完了後、ウェーハ上に層間絶縁膜を被着
させ、その上に第１ソース領域と第２コンタクト領域上
の位置に窓を有するレジストパターンを形成する第４工
程と、第４工程完了後、前記レジストパターンをマスク
にして、前記層間絶縁膜および第２シリコン酸化膜をウ
ェットエッチングして、第１ソース領域と第２ソース領
域および第２コンタクト領域の表面を露出させる第５工
程と、第５工程完了後、前記レジストパターンをマスク
に露出した第１ソース領域と第２コンタクト領域の表面
からイオンエッチングして、第１ソース領域を貫通して
第１コンタクト領域に達する第１溝と、第２コンタクト
領域に第２溝とを形成する第６工程と、第６工程完了
後、ウェーハ上にアルミニウム膜を被着させアルミニウ
ム膜を選択的に除去して、各溝内面で第１および第２コ
ンタクト領域と第１および第２ソース領域とに電気的接
触したソース電極を形成する第７工程とを含む絶縁ゲー
ト型半導体装置の製造方法であって、前記第２ソース領
域が、第２溝に対してセル部側にのみ第２溝の側面に接
して形成されていることを特徴とする。
型半導体装置は、半導体基板に形成した一導電型ドレイ
ン層が、複数の単位セルからなるセル部と、セル部を取
囲む外周部とに区分され、単位セルが、ドレイン層に形
成した他導電型第１ベース領域と、第１ベース領域に形
成した他導電型第１コンタクト領域および一導電型第１
ソース領域とを有し、外周部が、ドレイン層にセル部を
取囲んで形成した複数の他導電型ガードリングと、ガー
ドリングのうち、セル部側に近い最内周に位置する第１
ガードリングに形成した他導電型第２ベース領域と、第
２ベース領域に形成した他導電型第２コンタクト領域お
よび一導電型第２ソース領域とを有し、第１および第２
コンタクト領域と第１および第２ソース領域とにソース
電極が電気的接触した絶縁ゲート型半導体装置におい
て、前記ソース電極が、第１ソース領域表面から第１コ
ンタクト領域に貫通する第１溝内面で第１コンタクト領
域に電気的接触するとともに、第２コンタクト領域に形
成した第２溝内面で第２コンタクト領域に電気的接触
し、前記第２ソース領域が、第２溝に対してセル部側に
のみ第２溝の側面に接して形成されていることを特徴と
する。本発明に係る絶縁ゲート型半導体装置の製造方法
は、半導体基板に形成した一導電型ドレイン層が複数の
単位セルからなるセル部と、セル部を取囲む外周部とに
区分され、ドレイン層表面にパターン化された第１シリ
コン酸化膜を形成し、この第１シリコン酸化膜をマスク
にして、ドレイン層にセル部を取囲んで複数の他導電型
ガードリングを形成する第１工程と、第１工程完了後、
他導電型ガードリングの表面上に第２シリコン酸化膜を
形成し、外周部のガードリングのうち、セル部側に近い
最内周に位置する第１ガードリングのセル部側の一部か
らセル部の全体に跨って第１および第２シリコン酸化膜
を除去し、露出したウェーハ表面にゲート酸化膜を形成
し、ゲート酸化膜が形成されたウェーハ表面にポリシリ
コン膜を被着させる第２工程と、第２工程完了後、この
ポリシリコン膜を選択的に除去して、ゲート酸化膜表面
上にゲート電極を形成し、ゲート電極と第１シリコン酸
化膜とをマスクにして、セル部のドレイン層に他導電型
第１ベース領域、および外周部の第１ガードリングに他
導電型第２ベース領域を形成するとともに、第１ベース
領域に第１コンタクト領域および第２ベース領域に第２
コンタクト領域を形成し、さらに、ゲート電極と第１お
よび第２シリコン酸化膜とをマスクにして、第１コンタ
クト領域から第１ベース領域に跨って第１ソース領域お
よび第２コンタクト領域のセル部側端から第２ベース領
域のセル部側に跨って第２ソース領域を生成する第３工
程と、第３工程完了後、ウェーハ上に層間絶縁膜を被着
させ、その上に第１ソース領域と第２コンタクト領域上
の位置に窓を有するレジストパターンを形成する第４工
程と、第４工程完了後、前記レジストパターンをマスク
にして、前記層間絶縁膜および第２シリコン酸化膜をウ
ェットエッチングして、第１ソース領域と第２ソース領
域および第２コンタクト領域の表面を露出させる第５工
程と、第５工程完了後、前記レジストパターンをマスク
に露出した第１ソース領域と第２コンタクト領域の表面
からイオンエッチングして、第１ソース領域を貫通して
第１コンタクト領域に達する第１溝と、第２コンタクト
領域に第２溝とを形成する第６工程と、第６工程完了
後、ウェーハ上にアルミニウム膜を被着させアルミニウ
ム膜を選択的に除去して、各溝内面で第１および第２コ
ンタクト領域と第１および第２ソース領域とに電気的接
触したソース電極を形成する第７工程とを含む絶縁ゲー
ト型半導体装置の製造方法であって、前記第２ソース領
域が、第２溝に対してセル部側にのみ第２溝の側面に接
して形成されていることを特徴とする。
【００１０】
【発明の実施の形態】以下に、本発明に基づき一実施例
のＭＯＳＦＥＴおよびその製造方法を図１乃至図３を参
照して説明する。先ず構成を説明すると、図１におい
て、Ａはセル部、Ｂは外周部である。セル部Ａおよび外
周部Ｂは、Ｄ端子に接続されるドレイン電極３１が裏面
に電気的接触して設けられた高濃度一導電型であるｎ＋
型半導体基板３２の表面にエピタキシャル成長により形
成した低濃度一導電型であるｎ−型ドレイン層３３の表
面層およびドレイン層３３上に構成される。
のＭＯＳＦＥＴおよびその製造方法を図１乃至図３を参
照して説明する。先ず構成を説明すると、図１におい
て、Ａはセル部、Ｂは外周部である。セル部Ａおよび外
周部Ｂは、Ｄ端子に接続されるドレイン電極３１が裏面
に電気的接触して設けられた高濃度一導電型であるｎ＋
型半導体基板３２の表面にエピタキシャル成長により形
成した低濃度一導電型であるｎ−型ドレイン層３３の表
面層およびドレイン層３３上に構成される。
【００１１】セル部Ａは、単位セルＣが同一パターンで
チップ平面方向に多数繰り返し配置され、これらの単位
セルＣが並列接続された構成になっている。単位セルＣ
について説明すると、ドレイン層３３の表面層に選択的
に他導電型であるｐ型ベース領域３４ａが形成され、ベ
ース領域３４ａの表面層に選択的にｐ＋型コンタクト領
域３４ｂが形成され、さらに、ベース領域３４ａおよび
コンタクト領域３４ｂの表面層に選択的にｎ＋型ソース
領域３５が形成されている。ソース領域３５表面からソ
ース領域３５を貫通した溝５７ａが形成されている。そ
して、少なくとも、ベース領域３４ａのドレイン層３３
とソース領域３５とに挟まれたチャネルが形成される領
域の上に（図１の例では、隣接するベース領域３４ａに
形成されたソース領域３５間に跨って）、ゲート酸化膜
３６を介して、多結晶シリコンからなりＧ端子に接続さ
れるゲート電極３７が設けられている。そして、ゲート
電極３７から層間絶縁膜３８により絶縁されて溝５７ａ
の内面および溝肩部でソース領域３５に電気的接触する
とともに、溝５７ａの内面でコンタクト領域３４ｂに電
気的接触しＳ端子に接続されるソース電極３９が設けら
れている。
チップ平面方向に多数繰り返し配置され、これらの単位
セルＣが並列接続された構成になっている。単位セルＣ
について説明すると、ドレイン層３３の表面層に選択的
に他導電型であるｐ型ベース領域３４ａが形成され、ベ
ース領域３４ａの表面層に選択的にｐ＋型コンタクト領
域３４ｂが形成され、さらに、ベース領域３４ａおよび
コンタクト領域３４ｂの表面層に選択的にｎ＋型ソース
領域３５が形成されている。ソース領域３５表面からソ
ース領域３５を貫通した溝５７ａが形成されている。そ
して、少なくとも、ベース領域３４ａのドレイン層３３
とソース領域３５とに挟まれたチャネルが形成される領
域の上に（図１の例では、隣接するベース領域３４ａに
形成されたソース領域３５間に跨って）、ゲート酸化膜
３６を介して、多結晶シリコンからなりＧ端子に接続さ
れるゲート電極３７が設けられている。そして、ゲート
電極３７から層間絶縁膜３８により絶縁されて溝５７ａ
の内面および溝肩部でソース領域３５に電気的接触する
とともに、溝５７ａの内面でコンタクト領域３４ｂに電
気的接触しＳ端子に接続されるソース電極３９が設けら
れている。
【００１２】外周部Ｂは、セル部Ａを取り囲んでチップ
端までの領域で構成される。外周部Ｂについて説明する
と、ドレイン層３３の表面層にセル部Ａ全体を最外周の
ベース領域３４ａから所定間隔でリング状に取り囲む複
数、例えば、第１〜第３の他導電型であるｐ型ガードリ
ング４０ａ、４１ａ、４２ａが形成されている。そし
て、セル部Ａ側に近い最内周に位置する第１ガードリン
グ４０ａからセル部Ａ側のドレイン層３３に跨る表面層
と、第２および第３ガードリング４１ａ、４２ａの表面
層にセル部Ａのベース領域３４ａと同時に選択的にｐ型
ベース領域４０ｂ、４１ｂ、４２ｂが形成され、ベース
領域４０ｂの表面層にセル部Ａのコンタクト領域３４ｂ
と同時にｐ型コンタクト領域４０ｃが形成されている。
コンタクト領域４０ｃにはセル部Ａの溝５７ａと同時に
溝５７ｂが形成されている。そして、溝５７ｂに対して
セル部Ａ側のベース領域４０ｂおよびコンタクト領域４
０ｃの表面層に溝５７ｂの側面に接して、セル部Ａのソ
ース領域３５と同時に選択的にｎ＋型ソース領域５４が
形成され、チップ端側のベース領域４０ｂおよびコンタ
クト領域４０ｃの表面層には、ソース領域５４は形成さ
れていない。また、セル部Ａの最外周のベース領域３４
ａに形成されたソース領域３５から外周部Ｂのベース領
域４０ｂに跨って、ゲート酸化膜３６を介して、Ｇ端子
に接続されるゲート電極３７が設けられている。そし
て、このゲート電極３７から層間絶縁膜３８により絶縁
されてソース電極３９が溝５７ｂの内面および溝肩部で
ソース領域５４に電気的接触するとともに、溝５７ｂの
内面でコンタクト領域４０ｃに電気的接触している。ま
た、外周部Ｂのベース領域４０ｂから第２および第３ガ
ードリング４１ａ、４２ａを含むチップ端方向の表面は
シリコン酸化膜４３を介して層間絶縁膜３８で被覆され
ており、第２および第３ガードリング４１ａ、４２ａは
電位的にフローティング状態になっている。シリコン酸
化膜４３は、ガードリング４０ａ、４１ａ、４２ａの表
面で、通常のフィールド酸化膜より薄く、ベース領域４
０ｂおよびコンタクト領域４０ｃ形成のためのイオン注
入が可能な膜厚で、かつ、ソース領域３５形成のための
イオン注入に対してマスクとなる膜厚である。尚、図示
しないが、ガードリング構造のさらに外周には、通常、
フィールドプレートおよび等電位リング（ＥＱＲ）が設
けられている。
端までの領域で構成される。外周部Ｂについて説明する
と、ドレイン層３３の表面層にセル部Ａ全体を最外周の
ベース領域３４ａから所定間隔でリング状に取り囲む複
数、例えば、第１〜第３の他導電型であるｐ型ガードリ
ング４０ａ、４１ａ、４２ａが形成されている。そし
て、セル部Ａ側に近い最内周に位置する第１ガードリン
グ４０ａからセル部Ａ側のドレイン層３３に跨る表面層
と、第２および第３ガードリング４１ａ、４２ａの表面
層にセル部Ａのベース領域３４ａと同時に選択的にｐ型
ベース領域４０ｂ、４１ｂ、４２ｂが形成され、ベース
領域４０ｂの表面層にセル部Ａのコンタクト領域３４ｂ
と同時にｐ型コンタクト領域４０ｃが形成されている。
コンタクト領域４０ｃにはセル部Ａの溝５７ａと同時に
溝５７ｂが形成されている。そして、溝５７ｂに対して
セル部Ａ側のベース領域４０ｂおよびコンタクト領域４
０ｃの表面層に溝５７ｂの側面に接して、セル部Ａのソ
ース領域３５と同時に選択的にｎ＋型ソース領域５４が
形成され、チップ端側のベース領域４０ｂおよびコンタ
クト領域４０ｃの表面層には、ソース領域５４は形成さ
れていない。また、セル部Ａの最外周のベース領域３４
ａに形成されたソース領域３５から外周部Ｂのベース領
域４０ｂに跨って、ゲート酸化膜３６を介して、Ｇ端子
に接続されるゲート電極３７が設けられている。そし
て、このゲート電極３７から層間絶縁膜３８により絶縁
されてソース電極３９が溝５７ｂの内面および溝肩部で
ソース領域５４に電気的接触するとともに、溝５７ｂの
内面でコンタクト領域４０ｃに電気的接触している。ま
た、外周部Ｂのベース領域４０ｂから第２および第３ガ
ードリング４１ａ、４２ａを含むチップ端方向の表面は
シリコン酸化膜４３を介して層間絶縁膜３８で被覆され
ており、第２および第３ガードリング４１ａ、４２ａは
電位的にフローティング状態になっている。シリコン酸
化膜４３は、ガードリング４０ａ、４１ａ、４２ａの表
面で、通常のフィールド酸化膜より薄く、ベース領域４
０ｂおよびコンタクト領域４０ｃ形成のためのイオン注
入が可能な膜厚で、かつ、ソース領域３５形成のための
イオン注入に対してマスクとなる膜厚である。尚、図示
しないが、ガードリング構造のさらに外周には、通常、
フィールドプレートおよび等電位リング（ＥＱＲ）が設
けられている。
【００１３】次に製造方法を図２（ａ）〜（ｄ）および
図３（ｅ）〜（ｇ）を参照して説明する。 （ａ）第１工程は、この工程の完了後を図２（ａ）に示
すように、ｎ＋型半導体基板３２の表面上にｎ型不純物
であるリンまたはヒ素を低濃度に含んだｎ−型ドレイン
層３３をエピタキシャル成長させ、その表面上に熱酸化
法により、例えば、膜厚７０００Åのシリコン酸化膜５
１を形成する。そして、フォトリソグラフィ法およびエ
ッチング法により、外周部Ｂの第１〜第３ガードリング
４０ａ、４１、４２の形成予定領域上のシリコン酸化膜
５１を除去し、パターン化されたシリコン酸化膜５１を
マスクにして、ｐ型不純物であるボロンをイオン注入お
よび熱拡散して外周部Ｂに第１〜第３ガードリング４０
ａ、４１ａ、４２ａを形成する。 （ｂ）第２工程は、この工程の完了後を図２（ｂ）に示
すように、第１工程完了後、第１〜第３ガードリング４
０ａ、４１ａ、４２ａの表面上に熱酸化法により、後工
程でベース領域およびコンタクト領域形成のためのボロ
ンイオン注入（例えば、イオン注入加速電圧１５０ｋe
V）に対してマスクされず、ソース領域形成のためのヒ
素イオン注入（例えば、イオン注入加速電圧７０ｋeV）
に対してマスクとなる膜厚、例えば、膜厚１０００Åの
シリコン酸化膜５２を形成し、フォトリソグラフィ法お
よびエッチング法により、セル部Ａのシリコン酸化膜５
１と外周部Ｂの第１ガードリング４０ａ上のシリコン酸
化膜５２の一部とを除去し、露出したウェーハ表面上に
熱酸化法によりゲート酸化膜３６を形成する。そして、
ゲート酸化膜３６が形成されたウェーハ表面にＬＰＣＶ
Ｄ法によりポリシリコン膜５３を被着させる。 （ｃ）第３工程は、この工程の完了後を図２（ｃ）に示
すように、第２工程完了後、このポリシリコン膜５３お
よびゲート酸化膜３６をフォトリソグラフィ法およびエ
ッチング法により選択的に除去して、セル部Ａの隣接す
るベース領域３４ａの形成予定領域に形成されるソース
領域３５の形成予定領域間に跨る位置上と、セル部Ａの
最外周のベース領域３４ａの形成予定領域に形成される
ソース領域３５の形成予定領域から外周部Ｂのベース領
域４０ｂの形成予定領域に形成されるソース領域５４の
形成予定領域間に跨る位置上とにゲート酸化膜３６を介
してゲート電極３７を形成する。そしてゲート電極３７
とシリコン酸化膜５１とをマスクにして、ボロンをイオ
ン注入および熱拡散してセル部Ａのドレイン層３３表面
層にｐ型ベース領域３４ａを形成する。このとき、シリ
コン酸化膜５２はボロンイオン注入に対してマスクとな
らず、外周部Ｂの第１ガードリング４０ａからセル部Ａ
側のドレイン層３３に跨る表面層と、第２および第３ガ
ードリング４１ａ、４２ａの表面層にもｐ型ベース領域
４０ｂ、４１ｂ、４２ｃが形成される。さらに、ゲート
電極３７、シリコン酸化膜５１およびフォトリソグラフ
ィ法によるレジストパターンをマスクにして、ボロンを
イオン注入およびレジストパターン除去後熱拡散してセ
ル部Ａのベース領域３４ａ表面層にコンタクト領域３４
ｂを形成する。このとき、ベース領域４０ｂ上はレジス
トパターンをマスクとせず、ベース領域４１ｂ、４２ｃ
上はレジストパターンをマスクとすることにより、ベー
ス領域４０ｂにもシリコン酸化膜５２を介してボロンイ
オン注入されベース領域４０ｂ表面層にコンタクト領域
４０ｃが形成されるが、ベース領域４１ｂ、４２ｂには
ボロンイオン注入されない。そして、さらに、セル部Ａ
においてゲート電極３７をマスクにして、ヒ素をイオン
注入および熱拡散してソース領域３５を形成する。この
とき、外周部Ｂにおいてシリコン酸化膜５２はヒ素イオ
ン注入に対してマスクとなり、コンタクト領域４０ｃか
らベース領域４０ｂのセル部Ａ側に跨る表面層にソース
領域５４が形成され、コンタクト領域４０ｃからベース
領域４０ｂのチップ端側に跨る表面層にはソース領域５
４は形成されない。 （ｄ）第４工程は、この工程の完了後を図２（ｄ）に示
すように、第３工程完了後、これらが形成されたウェー
ハ上にＣＶＤ法により層間絶縁膜３８を被着させ、さら
にその上に、フォトリソグラフィ法によりソース領域３
５と、ソース領域５４およびコンタクト領域４０ｃ表面
上にそれぞれ開口５５ａ、５５ｂを有するレジストパタ
ーン５５を形成する。 （ｅ）第５工程は、この工程の完了後を図３（ｅ）に示
すように、第４工程完了後、レジストパターン５５をマ
スクにしてウエットエッチング法によりレジストパター
ン５５の各開口５５ａ、５５ｂ下の層間絶縁膜３８をソ
ース領域３５と、ソース領域５４およびコンタクト領域
４０ｃ表面が露出するまでジャストエッチし、更に所定
時間だけオーバーエッチしてその露出面積がレジストパ
ターン５５の各開口面積より大きいコンタクトホール５
６ａ、５６ｂを形成する。 （ｆ）第６工程は、この工程の完了後を図３（ｆ）に示
すように、第５工程で用いたレジストパターン５５を再
びマスクにして露出したソース領域３５と、ソース領域
５４およびコンタクト領域４０ｃ表面よりイオンエッチ
ング法によりソース領域３５を貫通してコンタクト領域
３４ｂに達する溝５７ａおよびコンタクト領域４０ｃに
溝５７ｂを形成する。このとき、ソース領域５４は、溝
５７ｂに対してセル部Ａ側のベース領域４０ｂおよびコ
ンタクト領域４０ｃの表面層に溝５７ｂの側面に接して
形成される。 （ｇ）第７工程は、この工程の完了後を図３（ｇ）に示
すように、第６工程完了後、レジストパターン５５を除
去し、ウェーハ上に真空蒸着によりアルミニウム膜を被
着し、このアルミニウム膜をフォトリソグラフィ法およ
びエッチング法により選択的に除去して、ソース領域３
５、５４に溝５７ａ、５７ｂの内面および溝肩部で電気
的接触するとともに、コンタクト領域３４ｂ、４０ｃに
溝５７ａ、５７ｂの内面で電気的接触するソース電極３
９を形成する。そして、半導体基板３２の裏面に金属を
蒸着してドレイン電極３１を形成する。
図３（ｅ）〜（ｇ）を参照して説明する。 （ａ）第１工程は、この工程の完了後を図２（ａ）に示
すように、ｎ＋型半導体基板３２の表面上にｎ型不純物
であるリンまたはヒ素を低濃度に含んだｎ−型ドレイン
層３３をエピタキシャル成長させ、その表面上に熱酸化
法により、例えば、膜厚７０００Åのシリコン酸化膜５
１を形成する。そして、フォトリソグラフィ法およびエ
ッチング法により、外周部Ｂの第１〜第３ガードリング
４０ａ、４１、４２の形成予定領域上のシリコン酸化膜
５１を除去し、パターン化されたシリコン酸化膜５１を
マスクにして、ｐ型不純物であるボロンをイオン注入お
よび熱拡散して外周部Ｂに第１〜第３ガードリング４０
ａ、４１ａ、４２ａを形成する。 （ｂ）第２工程は、この工程の完了後を図２（ｂ）に示
すように、第１工程完了後、第１〜第３ガードリング４
０ａ、４１ａ、４２ａの表面上に熱酸化法により、後工
程でベース領域およびコンタクト領域形成のためのボロ
ンイオン注入（例えば、イオン注入加速電圧１５０ｋe
V）に対してマスクされず、ソース領域形成のためのヒ
素イオン注入（例えば、イオン注入加速電圧７０ｋeV）
に対してマスクとなる膜厚、例えば、膜厚１０００Åの
シリコン酸化膜５２を形成し、フォトリソグラフィ法お
よびエッチング法により、セル部Ａのシリコン酸化膜５
１と外周部Ｂの第１ガードリング４０ａ上のシリコン酸
化膜５２の一部とを除去し、露出したウェーハ表面上に
熱酸化法によりゲート酸化膜３６を形成する。そして、
ゲート酸化膜３６が形成されたウェーハ表面にＬＰＣＶ
Ｄ法によりポリシリコン膜５３を被着させる。 （ｃ）第３工程は、この工程の完了後を図２（ｃ）に示
すように、第２工程完了後、このポリシリコン膜５３お
よびゲート酸化膜３６をフォトリソグラフィ法およびエ
ッチング法により選択的に除去して、セル部Ａの隣接す
るベース領域３４ａの形成予定領域に形成されるソース
領域３５の形成予定領域間に跨る位置上と、セル部Ａの
最外周のベース領域３４ａの形成予定領域に形成される
ソース領域３５の形成予定領域から外周部Ｂのベース領
域４０ｂの形成予定領域に形成されるソース領域５４の
形成予定領域間に跨る位置上とにゲート酸化膜３６を介
してゲート電極３７を形成する。そしてゲート電極３７
とシリコン酸化膜５１とをマスクにして、ボロンをイオ
ン注入および熱拡散してセル部Ａのドレイン層３３表面
層にｐ型ベース領域３４ａを形成する。このとき、シリ
コン酸化膜５２はボロンイオン注入に対してマスクとな
らず、外周部Ｂの第１ガードリング４０ａからセル部Ａ
側のドレイン層３３に跨る表面層と、第２および第３ガ
ードリング４１ａ、４２ａの表面層にもｐ型ベース領域
４０ｂ、４１ｂ、４２ｃが形成される。さらに、ゲート
電極３７、シリコン酸化膜５１およびフォトリソグラフ
ィ法によるレジストパターンをマスクにして、ボロンを
イオン注入およびレジストパターン除去後熱拡散してセ
ル部Ａのベース領域３４ａ表面層にコンタクト領域３４
ｂを形成する。このとき、ベース領域４０ｂ上はレジス
トパターンをマスクとせず、ベース領域４１ｂ、４２ｃ
上はレジストパターンをマスクとすることにより、ベー
ス領域４０ｂにもシリコン酸化膜５２を介してボロンイ
オン注入されベース領域４０ｂ表面層にコンタクト領域
４０ｃが形成されるが、ベース領域４１ｂ、４２ｂには
ボロンイオン注入されない。そして、さらに、セル部Ａ
においてゲート電極３７をマスクにして、ヒ素をイオン
注入および熱拡散してソース領域３５を形成する。この
とき、外周部Ｂにおいてシリコン酸化膜５２はヒ素イオ
ン注入に対してマスクとなり、コンタクト領域４０ｃか
らベース領域４０ｂのセル部Ａ側に跨る表面層にソース
領域５４が形成され、コンタクト領域４０ｃからベース
領域４０ｂのチップ端側に跨る表面層にはソース領域５
４は形成されない。 （ｄ）第４工程は、この工程の完了後を図２（ｄ）に示
すように、第３工程完了後、これらが形成されたウェー
ハ上にＣＶＤ法により層間絶縁膜３８を被着させ、さら
にその上に、フォトリソグラフィ法によりソース領域３
５と、ソース領域５４およびコンタクト領域４０ｃ表面
上にそれぞれ開口５５ａ、５５ｂを有するレジストパタ
ーン５５を形成する。 （ｅ）第５工程は、この工程の完了後を図３（ｅ）に示
すように、第４工程完了後、レジストパターン５５をマ
スクにしてウエットエッチング法によりレジストパター
ン５５の各開口５５ａ、５５ｂ下の層間絶縁膜３８をソ
ース領域３５と、ソース領域５４およびコンタクト領域
４０ｃ表面が露出するまでジャストエッチし、更に所定
時間だけオーバーエッチしてその露出面積がレジストパ
ターン５５の各開口面積より大きいコンタクトホール５
６ａ、５６ｂを形成する。 （ｆ）第６工程は、この工程の完了後を図３（ｆ）に示
すように、第５工程で用いたレジストパターン５５を再
びマスクにして露出したソース領域３５と、ソース領域
５４およびコンタクト領域４０ｃ表面よりイオンエッチ
ング法によりソース領域３５を貫通してコンタクト領域
３４ｂに達する溝５７ａおよびコンタクト領域４０ｃに
溝５７ｂを形成する。このとき、ソース領域５４は、溝
５７ｂに対してセル部Ａ側のベース領域４０ｂおよびコ
ンタクト領域４０ｃの表面層に溝５７ｂの側面に接して
形成される。 （ｇ）第７工程は、この工程の完了後を図３（ｇ）に示
すように、第６工程完了後、レジストパターン５５を除
去し、ウェーハ上に真空蒸着によりアルミニウム膜を被
着し、このアルミニウム膜をフォトリソグラフィ法およ
びエッチング法により選択的に除去して、ソース領域３
５、５４に溝５７ａ、５７ｂの内面および溝肩部で電気
的接触するとともに、コンタクト領域３４ｂ、４０ｃに
溝５７ａ、５７ｂの内面で電気的接触するソース電極３
９を形成する。そして、半導体基板３２の裏面に金属を
蒸着してドレイン電極３１を形成する。
【００１４】以上で説明したように、ＭＯＳＦＥＴの外
周部Ｂの構成において、ソース領域５４を溝５７ｂに対
してベース領域４０ｂおよびコンタクト領域４０ｃのセ
ル部Ａ側の表面層にのみ形成し、ベース領域４０ｂおよ
びコンタクト領域４０ｃのチップ端側の表面層に形成し
ていないので、デバイスでの信頼性評価で、ベース領域
４０ｂおよびコンタクト領域４０ｃのチップ端側の表面
層にソース領域が形成されていることによる特性不良が
発生する虞を無くすことができる。また、セル部Ａにお
いて、ソース領域３５をフォトリソグラフィ法を用いな
いセルフアラインで形成し、ソース電極３９とコンタク
ト領域３４ｂとの接続をレジストパターンの開口を利用
してソース領域３５を貫通する溝５７ａを形成してその
溝内で行うＭＯＳＦＥＴの製造方法において、第１ガー
ドリング４０ａの表面上にシリコン酸化膜５２を形成す
るとき、シリコン酸化膜５２の厚さを、後工程でのベー
ス領域４０ｂおよびコンタクト領域４０ｃが形成可能な
厚さで、かつ、ソース領域５４形成時の不純物に対して
マスクとなる厚さに設定することにより、溝５７ｂに対
してベース領域４０ｂのチップ端側表面層にソース領域
５４が形成されないようにしたので、デバイスでの信頼
性評価で、ベース領域４０ｂおよびコンタクト領域４０
ｃのチップ端側の表面層にソース領域が形成されている
ことによる特性不良が発生する虞のあるＭＯＳＦＥＴを
製造することを無くすことができる。尚、上記実施例に
おいて、一導電型としてｎ型および他導電型としてｐ型
で説明したが、一導電型としてｐ型および他導電型とし
てｎ型であってもよい。また、半導体基板を高不純物濃
度の一導電型で説明したが、高不純物濃度の他導電型で
あってもよい。この場合は、伝導度変調型ＭＯＳＦＥＴ
に利用できる。また、半導体基板上にエピタキシャル層
を成長させたもので説明したが、半導体基板だけであっ
てもよい。この場合はドレイン層、ベース領域、コンタ
クト領域およびソース領域は半導体基板に含まれる。
周部Ｂの構成において、ソース領域５４を溝５７ｂに対
してベース領域４０ｂおよびコンタクト領域４０ｃのセ
ル部Ａ側の表面層にのみ形成し、ベース領域４０ｂおよ
びコンタクト領域４０ｃのチップ端側の表面層に形成し
ていないので、デバイスでの信頼性評価で、ベース領域
４０ｂおよびコンタクト領域４０ｃのチップ端側の表面
層にソース領域が形成されていることによる特性不良が
発生する虞を無くすことができる。また、セル部Ａにお
いて、ソース領域３５をフォトリソグラフィ法を用いな
いセルフアラインで形成し、ソース電極３９とコンタク
ト領域３４ｂとの接続をレジストパターンの開口を利用
してソース領域３５を貫通する溝５７ａを形成してその
溝内で行うＭＯＳＦＥＴの製造方法において、第１ガー
ドリング４０ａの表面上にシリコン酸化膜５２を形成す
るとき、シリコン酸化膜５２の厚さを、後工程でのベー
ス領域４０ｂおよびコンタクト領域４０ｃが形成可能な
厚さで、かつ、ソース領域５４形成時の不純物に対して
マスクとなる厚さに設定することにより、溝５７ｂに対
してベース領域４０ｂのチップ端側表面層にソース領域
５４が形成されないようにしたので、デバイスでの信頼
性評価で、ベース領域４０ｂおよびコンタクト領域４０
ｃのチップ端側の表面層にソース領域が形成されている
ことによる特性不良が発生する虞のあるＭＯＳＦＥＴを
製造することを無くすことができる。尚、上記実施例に
おいて、一導電型としてｎ型および他導電型としてｐ型
で説明したが、一導電型としてｐ型および他導電型とし
てｎ型であってもよい。また、半導体基板を高不純物濃
度の一導電型で説明したが、高不純物濃度の他導電型で
あってもよい。この場合は、伝導度変調型ＭＯＳＦＥＴ
に利用できる。また、半導体基板上にエピタキシャル層
を成長させたもので説明したが、半導体基板だけであっ
てもよい。この場合はドレイン層、ベース領域、コンタ
クト領域およびソース領域は半導体基板に含まれる。
【００１５】
【発明の効果】本発明によれば、ソース領域をフォトリ
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極と第１ソース領域および第１コンタクト領域との
電気的接触をレジストパターンの開口を利用してソース
領域を貫通する溝を形成してその溝内で行う場合、外周
部のソース電極に電気的接触されるガードリングにも溝
が形成され、この溝内でソース電極と第２ソース領域お
よび第２コンタクト領域との電気的接触が行われるが、
第２ソース領域がこの溝に対してセル部側にのみ形成さ
れ、チップ端側に形成されていないので、デバイスでの
信頼性評価で、チップ端側にソース領域が形成されてい
ることによる特性不良が発生する虞を無くすことができ
る。
ソグラフィ法を用いないセルフアラインで形成し、ソー
ス電極と第１ソース領域および第１コンタクト領域との
電気的接触をレジストパターンの開口を利用してソース
領域を貫通する溝を形成してその溝内で行う場合、外周
部のソース電極に電気的接触されるガードリングにも溝
が形成され、この溝内でソース電極と第２ソース領域お
よび第２コンタクト領域との電気的接触が行われるが、
第２ソース領域がこの溝に対してセル部側にのみ形成さ
れ、チップ端側に形成されていないので、デバイスでの
信頼性評価で、チップ端側にソース領域が形成されてい
ることによる特性不良が発生する虞を無くすことができ
る。
【図１】 本発明の一実施例である縦型ＭＯＳＦＥＴの
主要部断面図。
主要部断面図。
【図２】 図１に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図。
す主要部断面図。
【図３】 図２に続く工程を示す主要部断面図。
【図４】 従来の縦型ＭＯＳＦＥＴの主要部断面図
【図５】 図４に示す縦型ＭＯＳＦＥＴの製造工程を示
す主要部断面図。
す主要部断面図。
【図６】 図５に続く工程を示す主要部断面図。
３２ ｎ＋型半導体基板
３３ ｎ−型ドレイン層
３４ａ ｐ型ベース領域
３４ｂ ｐ＋型コンタクト領域
３５ ｎ＋型ソース領域
３６ ゲート酸化膜
３７ ゲート電極
３８ 層間絶縁膜
３９ ソース電極
４０ａ 第１ガードリング
４０ｂ ｐ型ベース領域
４０ｃ ｐ＋型コンタクト領域
４１ 第２ガードリング
４２ 第３ガードリング
５１、５２ シリコン酸化膜
５３ ポリシリコン膜
５４ ｎ＋型ソース領域
５５ レジストパターン
５７ａ、５７ｂ 溝
Ａ セル部
Ｂ 外周部
Ｃ 単位セル
Claims (2)
- 【請求項１】半導体基板に形成した一導電型ドレイン層
が、複数の単位セルからなるセル部と、セル部を取囲む
外周部とに区分され、 単位セルが、ドレイン層に形成した他導電型第１ベース
領域と、第１ベース領域に形成した他導電型第１コンタ
クト領域および一導電型第１ソース領域とを有し、 外周部が、ドレイン層にセル部を取囲んで形成した複数
の他導電型ガードリングと、ガードリングのうち、セル
部側に近い最内周に位置する第１ガードリングに形成し
た他導電型第２ベース領域と、第２ベース領域に形成し
た他導電型第２コンタクト領域および一導電型第２ソー
ス領域とを有し、 第１および第２コンタクト領域と第１および第２ソース
領域とにソース電極が電気的接触した絶縁ゲート型半導
体装置において、 前記ソース電極が、第１ソース領域表面から第１コンタ
クト領域に貫通する第１溝内面で第１コンタクト領域に
電気的接触するとともに、第２コンタクト領域に形成し
た第２溝内面で第２コンタクト領域に電気的接触し、 前記第２ソース領域が、第２溝に対してセル部側にのみ
第２溝の側面に接して形成されていることを特徴とする
絶縁ゲート型半導体装置。 - 【請求項２】半導体基板に形成した一導電型ドレイン層
が複数の単位セルからなるセル部と、セル部を取囲む外
周部とに区分され、 ドレイン層表面にパターン化された第１シリコン酸化膜
を形成し、この第１シリコン酸化膜をマスクにして、ド
レイン層にセル部を取囲んで複数の他導電型ガードリン
グを形成する第１工程と、 第１工程完了後、他導電型ガードリングの表面上に第２
シリコン酸化膜を形成し、外周部のガードリングのう
ち、セル部側に近い最内周に位置する第１ガードリング
のセル部側の一部からセル部の全体に跨って第１および
第２シリコン酸化膜を除去し、露出したウェーハ表面に
ゲート酸化膜を形成し、ゲート酸化膜が形成されたウェ
ーハ表面にポリシリコン膜を被着させる第２工程と、 第２工程完了後、このポリシリコン膜を選択的に除去し
て、ゲート酸化膜表面上にゲート電極を形成し、ゲート
電極と第１シリコン酸化膜とをマスクにして、セル部の
ドレイン層に他導電型第１ベース領域、および外周部の
第１ガードリングに他導電型第２ベース領域を形成する
とともに、第１ベース領域に第１コンタクト領域および
第２ベース領域に第２コンタクト領域を形成し、さら
に、ゲート電極と第１および第２シリコン酸化膜とをマ
スクにして、第１コンタクト領域から第１ベース領域に
跨って第１ソース領域および第２コンタクト領域のセル
部側端から第２ベース領域のセル部側に跨って第２ソー
ス領域を生成する第３工程と、 第３工程完了後、ウェーハ上に層間絶縁膜を被着させ、
その上に第１ソース領域と第２コンタクト領域上の位置
に窓を有するレジストパターンを形成する第４工程と、 第４工程完了後、前記レジストパターンをマスクにし
て、前記層間絶縁膜および第２シリコン酸化膜をウェッ
トエッチングして、第１ソース領域と第２ソース領域お
よび第２コンタクト領域の表面を露出させる第５工程
と、 第５工程完了後、前記レジストパターンをマスクに露出
した第１ソース領域と第２コンタクト領域の表面からイ
オンエッチングして、第１ソース領域を貫通して第１コ
ンタクト領域に達する第１溝と、第２コンタクト領域に
第２溝とを形成する第６工程と、 第６工程完了後、ウェーハ上にアルミニウム膜を被着さ
せアルミニウム膜を選択的に除去して、各溝内面で第１
および第２コンタクト領域と第１および第２ソース領域
とに電気的接触したソース電極を形成する第７工程とを
含む絶縁ゲート型半導体装置の製造方法であって、 前記第２ソース領域が、第２溝に対してセル部側にのみ
第２溝の側面に接して形成されていることを特徴とする
絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360762A JP2003163351A (ja) | 2001-11-27 | 2001-11-27 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360762A JP2003163351A (ja) | 2001-11-27 | 2001-11-27 | 絶縁ゲート型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003163351A true JP2003163351A (ja) | 2003-06-06 |
Family
ID=19171522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001360762A Pending JP2003163351A (ja) | 2001-11-27 | 2001-11-27 | 絶縁ゲート型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003163351A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049279A (ja) * | 2007-08-22 | 2009-03-05 | Sanken Electric Co Ltd | 絶縁ゲート型半導体素子の製造方法 |
| WO2012056705A1 (ja) | 2010-10-29 | 2012-05-03 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| WO2013035300A1 (ja) * | 2011-09-07 | 2013-03-14 | パナソニック株式会社 | 半導体素子、半導体装置、およびその製造方法 |
| KR20200134824A (ko) * | 2019-05-23 | 2020-12-02 | 주식회사 키 파운드리 | 정전기 방전 보호용 반도체 소자 |
-
2001
- 2001-11-27 JP JP2001360762A patent/JP2003163351A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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