JP2009049279A - 絶縁ゲート型半導体素子の製造方法 - Google Patents
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Abstract
【課題】生産性を低下させることなく、高い加工精度を有する絶縁ゲート型半導体素子の製造方法を提供する。
【解決手段】半導体基板２の上面に、第１の開口３１ａ及び第２の開口３１ｂを有する第１の絶縁膜３１を形成し、第１の開口３１ａ及び第２の開口３１ｂ上に第２の絶縁膜３２を形成する。これらの上に第１の開口３３ａを有する第１のポリシリコン膜３３と、第２の開口３４ａを有する第２のポリシリコン膜３４を形成する。そして、第１の絶縁膜３１、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４をマスクとしてＰ型不純物を導入し、ベース領域２３、環状Ｐ型半導体領域２５、及び、ＦＬＲ２６を形成する。
【選択図】図４
【解決手段】半導体基板２の上面に、第１の開口３１ａ及び第２の開口３１ｂを有する第１の絶縁膜３１を形成し、第１の開口３１ａ及び第２の開口３１ｂ上に第２の絶縁膜３２を形成する。これらの上に第１の開口３３ａを有する第１のポリシリコン膜３３と、第２の開口３４ａを有する第２のポリシリコン膜３４を形成する。そして、第１の絶縁膜３１、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４をマスクとしてＰ型不純物を導入し、ベース領域２３、環状Ｐ型半導体領域２５、及び、ＦＬＲ２６を形成する。
【選択図】図４
Description
本発明は、半導体素子の製造方法に関し、特に、絶縁ゲート型半導体素子の製造方法に関する。
絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ:Metal Oxide Semiconductor Field Effect Transistor）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）のような絶縁ゲート型半導体素子は、一般に、高電圧下で使用されることから高耐圧性が要求されている。このため、、高耐圧性に優れた絶縁ゲート型半導体素子を提供するための種々の提案がなされている（例えば、特許文献１参照）。
絶縁ゲート型半導体素子の耐圧性を向上させる方法として、例えば、素子の外周側に環状に形成されたフィールドリミティングリング（ＦＬＲ）を形成する方法がある。このようなＦＬＲを有する絶縁ゲート型半導体素子は、例えば、以下のような手順で製造される。図５及び図６は、ＦＬＲを有するＭＯＳＦＥＴの製造方法を説明するための図である。
まず、Ｎ型半導体領域５１と、その裏面にＮ型不純物が導入されて形成されたＮ＋型半導体領域５２と、を有する半導体基板５０を用意する。次に、図５（ａ）に示すように、半導体基板５０の上面、すなわち、Ｎ型半導体領域５１の上面に熱酸化等により第１のシリコン酸化膜５３を形成する。そして、図５（ｂ）に示すように、第１のシリコン酸化膜５３に選択的なエッチングを施し、その素子中央側に平面四角形上の第１の開口５４と、素子外周側に第１の開口を包囲する複数の環状の第２の開口５５を形成する。
次に、図５（ｃ）に示すように、第１の開口５４と第２の開口５５に露出した半導体基板５０の上面に、熱酸化等により第２のシリコン酸化膜５６を形成する。また、第１のシリコン酸化膜５３と第２のシリコン酸化膜５６の上面に、ＭＯＣＶＤによってポリシリコン膜５７を形成した後、ポリシリコン膜５７に選択的なエッチングを施し、第２のシリコン酸化膜５６の上面に網目状のポリシリコン膜５７を形成する。
続いて、ポリシリコン膜５７及び第１のシリコン酸化膜５３を拡散マスクとして、半導体基板５０上面にＰ型不純物を導入し、図６（ｄ）に示すように、半導体基板５０上面側に、複数のＰ型半導体領域５８（５８ａ〜５８ｄ）を形成する。例えば、Ｐ型半導体領域５８ａはベース領域として機能し、半導体基板５０の中央側にアイランド状にそれぞれ離間した状態で形成される。また、Ｐ型半導体領域５８ｃ、５８ｄはＦＬＲとして機能し、平面的に見て、多数のベース領域５８ａを包囲するように半導体基板５０の外周縁に沿って形成される。
次に、ポリシリコン膜５７の開口５９に露出した第２のシリコン酸化膜５６の上に、図６（ｅ）に示すように、第１のレジスト膜６０を形成し、また、第１のシリコン酸化膜５３と第２の開口５５に露出した第２のシリコン酸化膜５６の上面に第２のレジスト膜６１を形成する。そして、第１のレジスト膜６０と第２のレジスト膜６１とをマスクとして、半導体基板５０上面にＮ型不純物を導入して、Ｐ型半導体領域５８ａの外周側にＮ型半導体領域６２を形成する。Ｎ型半導体領域６２は、ソース領域として機能する。また、ポリシリコン膜５７にもＮ型不純物が導入され、導電性が付与される。これにより、ポリシリコン膜５７は、ゲート電極として機能する。
続いて、半導体基板５０上面の第１のレジスト膜６０、第２のレジスト膜６１及び第２のシリコン酸化膜５６を除去して、ポリシリコン膜５７（ゲート電極）の開口５９にＰ型半導体領域５８ａ（ベース領域）及びＮ型半導体領域６２（ソース領域）の上面を露出させる。次に、半導体基板５０の一方の主面にＭＯＣＶＤ等を利用してＢＰＳＧ（ボロン・フォスファー・シリケートガラス：Boro-Phospho-Silicate-Glass）等からなる絶縁膜を形成し、この絶縁膜に選択的にエッチングを施して、Ｐ型半導体領域５８ａ（ベース領域）及びＮ型半導体領域６２（ソース領域）に通じる開口を形成する。
その後、この開口を通じてＰ型半導体領域５８ａ（ベース領域）及びＮ型半導体領域６２（ソース領域）に電気的に接続されるソース電極を形成する。また、半導体基板５０の下面に、ドレイン領域として機能するＮ＋型半導体領域５２に電気的に接続されたドレイン電極を形成する。これにより、ＭＯＳＦＥＴが完成する。
特開平１１−２０４７８６号公報
ところで、このようなＦＬＲを有するＭＯＳＦＥＴの製造方法では、第１のシリコン酸化膜５３を不純物拡散のマスクとして利用しているので、第１のシリコン酸化膜５３は厚く形成されている。このため、第１のシリコン酸化膜５３をエッチングして第１及び第２の開口５４、５５を形成する方法として、相対的に大きなエッチングスピードが得られるウエットエッチング法が用いられている。
しかし、ウエットエッチング法で第１及び第２の開口５４、５５を形成すると、第１及び第２の開口５４、５５を速く形成することができるが、高い加工精度を得ることはできない。すなわち、第１及び第２の開口５４、５５を所望の位置に所望の幅で再現性よく形成することは困難である。このように、第１のシリコン酸化膜５３の第１及び第２の開口５４、５５の幅にばらつきが生じると、第１のシリコン酸化膜５３をマスクにして形成されるＰ型半導体領域５８ｃ、５８ｄ（ＦＬＲ）の幅、及び、隣り合うＦＬＲとの間隔にばらつきが生じてしまう。ＦＬＲの幅や間隔は、ＭＯＳＦＥＴの耐圧に大きな影響を与えるため、その寸法にばらつきが生じることは好ましくない。一方、ドライエッチング法で第１及び第２の開口５４、５５を形成すれば高い加工精度を得ることはできるが、エッチングに時間を要し、生産性が低下してしまうため実用的ではない。このような問題は、ＩＧＢＴにおいても同様である。
本発明は、上記問題に鑑みてなされたものであり、生産性を低下させることなく、高い加工精度を有する絶縁ゲート型半導体素子の製造方法を提供することを目的とする。
また、本発明は、生産性を低下させることなく、所望の横幅及び間隔を有するＦＬＲを備える絶縁ゲート型半導体素子の製造方法を提供することを目的とする。
また、本発明は、生産性を低下させることなく、所望の横幅及び間隔を有するＦＬＲを備える絶縁ゲート型半導体素子の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の絶縁ゲート型半導体素子の製造方法は、
半導体基体に不純物を導入して、その表面領域に半導体領域を形成する工程を有する絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板の一方の主面に、前記不純物の導入を阻止可能な厚さの第１の絶縁膜を形成し、形成した第１の絶縁膜を選択的にウエットエッチングして、前記半導体基板の一方の主面に、開口部を有する第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜の開口部に、前記第１の絶縁膜よりも薄く、前記不純物を導入可能な厚さの第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、前記不純物の導入を阻止可能であってゲート電極を構成する材料からなるゲート電極構成膜を形成し、形成したゲート電極構成膜を選択的にドライエッチングして、前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、開口部を有するゲート電極構成膜を形成するゲート電極構成膜形成工程と、
前記第１の絶縁膜及び前記ゲート電極構成膜をマスクとして、当該マスクの開口部から前記半導体基板に不純物を導入し、前記半導体基板の表面領域に半導体領域を形成する半導体領域形成工程と、を備え、
前記ゲート電極構成膜形成工程では、前記マスクの開口部が前記ゲート電極構成膜の開口部となるように、前記ゲート電極構成膜を形成する、ことを特徴とする。
半導体基体に不純物を導入して、その表面領域に半導体領域を形成する工程を有する絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板の一方の主面に、前記不純物の導入を阻止可能な厚さの第１の絶縁膜を形成し、形成した第１の絶縁膜を選択的にウエットエッチングして、前記半導体基板の一方の主面に、開口部を有する第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜の開口部に、前記第１の絶縁膜よりも薄く、前記不純物を導入可能な厚さの第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、前記不純物の導入を阻止可能であってゲート電極を構成する材料からなるゲート電極構成膜を形成し、形成したゲート電極構成膜を選択的にドライエッチングして、前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、開口部を有するゲート電極構成膜を形成するゲート電極構成膜形成工程と、
前記第１の絶縁膜及び前記ゲート電極構成膜をマスクとして、当該マスクの開口部から前記半導体基板に不純物を導入し、前記半導体基板の表面領域に半導体領域を形成する半導体領域形成工程と、を備え、
前記ゲート電極構成膜形成工程では、前記マスクの開口部が前記ゲート電極構成膜の開口部となるように、前記ゲート電極構成膜を形成する、ことを特徴とする。
前記ゲート電極構成膜形成工程では、前記第２の絶縁膜の一方の主面に第１の開口部を有する第１のゲート電極構成膜を形成するとともに、前記第１の絶縁膜の開口部の壁面を覆うように設けられた第２の開口部を有する第２のゲート電極構成膜とを形成してもよい。
前記半導体基板は第１導電型の第１の半導体領域を有し、
前記半導体領域形成工程では、前記第１の半導体領域の表面領域に形成された複数の第２導電型の第２の半導体領域を形成するとともに、前記第１の半導体領域の表面領域に前記複数の第２の半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域を形成してもよい。
前記半導体領域形成工程では、前記第１の半導体領域の表面領域に形成された複数の第２導電型の第２の半導体領域を形成するとともに、前記第１の半導体領域の表面領域に前記複数の第２の半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域を形成してもよい。
前記半導体領域形成工程では、前記第１のゲート電極構成膜の開口部に第２導電型の不純物を導入して前記第２の半導体領域を形成するとともに、前記第２のゲート電極構成膜の開口部に第２導電型の不純物を導入して前記環状半導体領域を形成してもよい。
例えば、前記環状半導体領域の幅をＬ１、前記第１の絶縁膜の開口部の幅をＬ２、前記導入された不純物の拡散幅をＬ３としたとき、Ｌ２＞Ｌ１−２Ｌ３の関係を満たす。
例えば、前記第１の絶縁膜の開口部の壁面に設けられた前記第２のゲート電極構成膜の幅をＬ４としたとき、Ｌ２−２Ｌ４＋２Ｌ３＝Ｌ１の関係を満たす。
前記環状半導体領域は、例えば、フィールドリミティングリングである。
前記ゲート電極構成膜形成工程では、前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、開口部を有するポリシリコン膜を形成し、
前記半導体領域形成工程では、前記第１の絶縁膜及び前記ポリシリコン膜をマスクとして、前記半導体基板の表面領域に半導体領域を形成するとともに、前記ポリシリコン膜に導電性を付与してもよい。
前記半導体領域形成工程では、前記第１の絶縁膜及び前記ポリシリコン膜をマスクとして、前記半導体基板の表面領域に半導体領域を形成するとともに、前記ポリシリコン膜に導電性を付与してもよい。
本発明によれば、生産性を低下させることなく、高い加工精度を有する絶縁ゲート型半導体素子の製造方法を提供できる。
以下、本発明の絶縁ゲート型半導体素子の製造方法について、フィールドリミティングリング（ＦＬＲ）を有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）を製造する場合を例にして説明する。まず、本発明の製造方法により形成されるＭＯＳＦＥＴについて説明する。
図１にＭＯＳＦＥＴ１の端部の部分断面図を示し、図２に半導体基板２の端部の平面図を示す。図１に示すように、ＭＯＳＦＥＴ１は、半導体基板２と、ゲート絶縁膜３と、ゲート電極４と、ソース電極５と、ドレイン電極６と、を備えている。
半導体基板２は、第１の半導体領域としてのドリフト領域２１と、ドレイン領域２２と、第２の半導体領域としてのベース領域２３と、ソース領域２４と、環状Ｐ型半導体領域２５と、環状半導体領域としてのフィールドリミティングリング（ＦＬＲ）２６とを有している。
ドリフト領域２１は、第１導電型、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型の不純物を含む、Ｎ型のシリコン半導体領域から構成されている。なお、ドリフト領域２１は、シリコンに限らず、ガリウム−ヒ素、ガリウム−窒素、シリコン−ゲルマニウム等の化合物半導体から構成されていてもよい。ドリフト領域２１は、その一方の主面、例えば、上面が半導体基板２の一方の主面（上面）を構成する。
ドレイン領域２２は、ドリフト領域２１の他方の主面、例えば、下面に形成されている。ドレイン領域２２は、ドリフト領域２１と同一の導電型を有し、ドリフト領域２１よりも高い不純物濃度を有する。このため、ドレイン領域２２は、ドリフト領域２１よりも相対的に不純物濃度の高いＮ＋型の半導体領域から構成されている。ドレイン領域２２は、その下面が半導体基板２の下面を構成し、ドレイン電極６と電気的に接続されている。
なお、ドリフト領域２１及びドレイン領域２２は、Ｎ型のシリコン半導体基板の下面からＮ型の不純物を導入したり、シリコン半導体領域上にＮ型不純物を含むシリコン層をエピタキシャル成長させることにより形成される。
ベース領域２３は、ドリフト領域２１の表面領域に形成されている。ベース領域２３は、第２導電型、例えば、ボロン（Ｂ）、ガリウム（Ｇａ）等のＰ型の不純物を拡散して形成された、Ｐ型の半導体領域から構成されている。ベース領域２３は、その上面が半導体基板２の上面を構成し、ソース電極５と電気的に接続されている。
また、ベース領域２３は、図２に示すように、素子中央側に複数形成されている。ベース領域２３は、略正方形の平面形状を有するように形成されている。複数のベース領域２３は、互いに島状に分散して配置され、隣り合うベース領域２３同士の間隔が等しくなるように形成されている。
ソース領域２４は、各ベース領域２３内の表面領域にそれぞれ形成されている。ソース領域２４は、ベース領域２３の外周縁に沿って環状に形成されている。ソース領域２４は、ドリフト領域２１よりも不純物濃度の高いＮ型不純物を拡散して形成された、Ｎ＋型の半導体領域から構成されている。ソース領域２４は、ベース領域２３と同様に、その上面が半導体基板２の上面を構成し、ソース電極５と電気的に接続されている。
環状Ｐ型半導体領域２５は、ドリフト領域２１の表面領域に形成されている。環状Ｐ型半導体領域２５は、複数のソース領域２４を囲うように、半導体基板２の外周縁に沿って環状に形成されている。環状Ｐ型半導体領域２５は、Ｐ型不純物を拡散して形成された、Ｐ型の半導体領域から構成されている。環状Ｐ型半導体領域２５は、その上面が半導体基板２の上面を構成し、ソース電極５と電気的に接続されている。
ＦＬＲ２６は、ドリフト領域２１の表面領域に形成されている。ＦＬＲ２６は、環状Ｐ型半導体領域２５を囲うように、半導体基板２の外周縁に沿って環状に形成されている。ＦＬＲ２６は、Ｐ型不純物を拡散して形成された、Ｐ型の半導体領域から構成されている。ＦＬＲ２６は、その上面が半導体基板２の上面を構成するが、環状Ｐ型半導体領域２５とは異なり、ソース電極５と電気的に接続されていない。すなわち、ＦＬＲ２６は電気的にフローティングされた状態となっている。また、図１に示すように、本実施の形態では、２つのＦＬＲ２６が形成されているが、ＦＬＲ２６の数を多くするほど、ＭＯＳＦＥＴ１を高耐圧化させることができるので、ＭＯＳＦＥＴ１に必要な耐圧に応じてＦＬＲ２６を所定数形成することが好ましい。
ゲート絶縁膜３は、シリコン酸化膜、シリコン窒化膜等から構成され、ドリフト領域２１の上面に配置されている。ゲート絶縁膜３は、後述するチャネル形成領域２７の上面を被覆するように形成されている。
ゲート電極４は、ゲート絶縁膜３上に形成されている。ゲート電極４は、ゲート絶縁膜３を介して後述するチャネル形成領域２７と対向するように配置されている。ゲート電極４は、不純物の導入を阻止可能であってゲート電極を構成する材料、例えば、導電性を付与したポリシリコン膜から形成されている。ゲート電極４とソース電極５とは、シリコン酸化膜、シリコン窒化膜等から構成された層間絶縁膜７によって電気的に絶縁されている。
このゲート電極４に閾値電圧以上のゲート電圧が印加されると、ドリフト領域２１とソース領域２４とに挟まれたベース領域２３の表面領域（チャネル形成領域２７）にチャネルが形成され、ソース領域２４からドリフト領域２１に電流が流れる。
チャネル形成領域２７は、上述したように、ドリフト領域２１とソース領域２４とに挟まれたベース領域２３の表面領域に形成されている。チャネル形成領域２７の上面はゲート絶縁膜３によって被覆されており、ゲート絶縁膜３を介してゲート電極４と対向している。
ソース電極５は、半導体基板２、及び、層間絶縁膜７上に形成されている。ソース電極５は、アルミニウム、銅等の導体から構成され、ベース領域２３、ソース領域２４、及び、環状Ｐ型半導体領域２５と電気的に接続されている。
ドレイン電極６は、半導体基板２（ドレイン領域２２）の下面に形成されている。ドレイン電極６は、アルミニウム、ニッケル、銅等から構成され、ドレイン領域２２と電気的に接続されている。
また、半導体基板２のＦＬＲ２６の上面には、ＦＬＲ２６を被覆するように、シリコン酸化膜、シリコン窒化膜等から構成された絶縁膜８が形成されている。
次に、以上のように構成されたＭＯＳＦＥＴ１の製造方法について説明する。
まず、ドリフト領域２１とドレイン領域２２とを有する半導体基板２を用意する。このような半導体基板２は、例えば、ｎ型の半導体基板の下面に、ｎ型の不純物（例えば、リン）を不純物拡散方法、例えば、一般的な熱拡散方法を用いて拡散させることにより形成することができる。
次に、図３（ａ）に示すように、半導体基板２（ドリフト領域２１）の上面に、例えば、熱酸化により第１の絶縁膜としての第１のシリコン酸化膜３１を形成する。第１のシリコン酸化膜３１は、後述するように、拡散マスクとして使用するため、不純物の導入を阻止可能な厚さに形成されている。第１のシリコン酸化膜３１は、相対的に大きな厚み、すなわち、ドライエッチングによって開口を形成すると生産性が損なわれる程度の厚みを有することが好ましい。
続いて、図３（ｂ）に示すように、第１のシリコン酸化膜３１に選択的にウエットエッチングを施し、その素子中央側に平面四角形上の第１の開口３１ａと、素子外周側に第１の開口を包囲する複数の環状の第２の開口３１ｂを形成する。
第１の開口３１ａは、半導体基板２の中央側に形成されている。このため、第１の開口３１ａからは、半導体基板２上面の中央側が露出している。この半導体基板２上面の中央側には、後述するように、ベース領域２３、ソース領域２４、ゲート絶縁膜３、ゲート電極４、及び、環状Ｐ型半導体領域２５等が形成される。また、第２の開口３１ｂからは、半導体基板２上面の外周側が露出している。この半導体基板２上面の外周側には、後述するように、ＦＬＲ２６が形成される。
ここで、第２の開口３１ｂは、図５に示す、従来の第２の開口５５よりも大きな幅を有するように形成されている。すなわち、第２の開口３１ｂは、形成すべきＦＬＲ２６の横幅に対して相対的に大きな横幅を有するように形成する。具体的には、第２の開口３１ｂの幅をＬ２とし、形成すべきＦＬＲ２６の幅をＬ１、Ｐ型半導体領域の横方向への不純物の拡散幅をＬ３とすると（図４（ｄ）参照）、従来では、Ｌ２＝Ｌ１−２Ｌ３の関係を満たすが、本実施の形態では、Ｌ２＞Ｌ１−２Ｌ３の関係を満たすような幅に形成する。
次に、図３（ｃ）に示すように、第１の開口３１ａと第２の開口３１ｂに露出した半導体基板５０の上面に、例えば、熱酸化により第２のシリコン酸化膜３２を形成する。第２のシリコン酸化膜３２は、ゲート絶縁膜３を構成する絶縁膜である。第２のシリコン酸化膜３２は、第１の開口３１ａと第２の開口３１ｂに露出した半導体基板２の上面を被覆する。第２のシリコン酸化膜３２は、第１のシリコン酸化膜３１よりも薄く、不純物を導入可能な厚さに形成されている。なお、第２のシリコン酸化膜３２を形成する際の加熱によって、第１のシリコン酸化膜３１の厚みが若干増加する。
また、第１のシリコン酸化膜３１と第２のシリコン酸化膜３２の上面に、不純物の導入を阻止可能であってゲート電極を構成する材料からなるゲート電極構成膜、例えば、ＭＯＣＶＤによってポリシリコン膜を形成する。この後、ポリシリコン膜に選択的なドライエッチングを施し、図３（ｃ）に示すように、第２のシリコン酸化膜３２の上面に、第１の開口３３ａを有する網目状の第１のポリシリコン膜３３を形成するとともに、半導体基板２の外周側に第２の開口３４ａを有する帯状の第２のポリシリコン膜３４を形成する。なお、第１のポリシリコン膜３３は、ゲート電極を形成する。
第１の開口３３ａは、従来と同様に、ベース領域２３を形成する領域に対応して形成されている。第２の開口３４ａは、ＦＬＲ２６を形成する領域に対応して設けられている。すなわち、第２のポリシリコン膜３４の内周側は、第１のシリコン酸化膜３１の第２の開口３１ｂまで延伸し、第２の開口３１ｂの壁面を覆うように、第２の開口３１ｂの内側面に沿って形成されている。このため、第２のポリシリコン膜３４の内側端と、第１のシリコン酸化膜３１の第２の開口３１ｂの内側端との間には、第２の開口３１ｂに沿って第２のポリシリコン膜３４が一定の幅を有して形成されている。
この幅（第１のシリコン酸化膜３１の第２の開口３１ｂの壁面に設けられた第２のポリシリコン膜３４の幅）をＬ４とすると、本実施の形態では、次の関係を満たす。
Ｌ２−２Ｌ４＋２Ｌ３＝Ｌ１
Ｌ２−２Ｌ４＋２Ｌ３＝Ｌ１
第１のポリシリコン膜３３が網目状に形成されているので、第１のポリシリコン膜３３の第１の開口３３ａが島状（アイランド状）に形成され、第１の開口３３ａから第２のシリコン酸化膜３２を介して、半導体基板２上面の中央側が露出することとなる。第１の開口３３ａから第２のシリコン酸化膜３２を介して露出する半導体基板２上面には、後述するように、ベース領域２３とソース領域２４とが形成される。
このように、第１のシリコン酸化膜３１、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４を拡散マスクとして用いた場合、拡散マスクの開口部が第１の開口３３ａ及び第２の開口３４ａとなるように、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４を形成する。
ここで、第１のポリシリコン膜３３及び第２のポリシリコン膜３４は、成膜されたポリシリコン膜をドライエッチングすることにより形成されるため、ウエットエッチングで形成された従来のシリコン酸化膜からなるマスクに比べて、高い加工精度が得られ、第１の開口３３ａ及び第２の開口３４ａを再現性よく形成できる。
また、第１のポリシリコン膜３３は、ゲート電極４として利用されるものであり、もともと、高い加工精度が要求されることから、従来からドライエッチングにより形成されている。このため、ポリシリコンからなる拡散マスクを形成するために、新たな工程を増加したり、エッチング方法を変更することはない。また、肉厚のシリコン酸化膜についてはウエットエッチングで加工されている。このため、ＦＬＲ２６の加工精度を向上しても、生産性は低下しない。
次に、第１のシリコン酸化膜３１、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４を拡散マスクとして、半導体基板２の上面にＰ型不純物を導入し、図４（ｄ）に示すように、半導体基板２の上面側（表面領域）に、Ｐ型半導体領域を形成する。
Ｐ型不純物の導入は、例えば、イオン注入と熱拡散（ドライブイン）を用いて行う。Ｐ型不純物は、第１のシリコン酸化膜３１、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４が形成されている領域にはイオン注入されない。一方、第２のシリコン酸化膜３２は薄いため、Ｐ型不純物のイオン注入を阻止することができない。この結果、第１のポリシリコン膜３３の第１の開口３３ａ、及び、第２のポリシリコン膜３４の第２の開口３４ａが形成された部分にＰ型半導体領域が形成される。これにより、半導体基板２の表面領域に、ベース領域２３、環状Ｐ型半導体領域２５、及び、ＦＬＲ２６が形成される。したがって、ベース領域２３は半導体基板２の中央側にアイランド状にそれぞれ離間した状態で形成され、環状Ｐ型半導体領域２５は多数のベース領域２３を包囲するように半導体基板２の外周縁に沿って形成され、ＦＬＲ２６は環状Ｐ型半導体領域２５を包囲するように半導体基板２の外周縁に沿って形成される。
ここで、前述のように、第１の開口３３ａ及び第２の開口３４ａを再現性よく形成できるため、ＦＬＲ２６の幅、および、間隔を所望する大きさで形成することができる。このため、耐圧特性等に優れた信頼性の高いＭＯＳＦＥＴ１を製造することができる。
次に、第１のポリシリコン膜３３の開口３３ａに露出した第２のシリコン酸化膜３２の上に、図４（ｅ）に示すように、第１のレジスト膜３５を形成する。また、第１のシリコン酸化膜３１、第２のポリシリコン膜３４の第２の開口３４ａにより露出された第２のシリコン酸化膜３２、及び、第２のポリシリコン膜３４を覆うように、第２のレジスト膜３６を形成する。そして、第１のレジスト膜３５と第２のレジスト膜３６とをマスクとして、半導体基板２の上面にＮ型不純物を導入して、半導体基板２の表面領域に形成されたベース領域２３の外周側の表面領域にＮ型半導体領域を形成する。
Ｎ型不純物の導入は、例えば、イオン注入と熱拡散（ドライブイン）を用いて行う。Ｎ型不純物は、第１のレジスト膜３５と第２のレジスト膜３６とが形成されている領域にはイオン注入されない。一方、第２のシリコン酸化膜３２は薄いため、第１のレジスト膜３５で覆われていない領域では、Ｎ型不純物のイオン注入を阻止することができない。この結果、ベース領域２３の外周縁に沿って、環状にＮ型半導体領域が形成される。これにより、ベース領域２３の表面領域にソース領域２４が形成される。
また、このＮ型不純物の導入により、第１のポリシリコン膜３３にもＮ型不純物が導入される。これにより、第１のポリシリコン膜３３に導電性が付与される。この結果、ポリシリコン膜３３は、ゲート電極４として機能する。
次に、半導体基板２の上面に形成された、第１のシリコン酸化膜３１、第２のシリコン酸化膜３２、第２のポリシリコン膜３４、第１のレジスト膜３５、及び、第２のレジスト膜３６を除去して、ベース領域２３、ソース領域２４、環状Ｐ型半導体領域２５、及び、ＦＬＲ２６の上面を露出させる。続いて、半導体基板２の上面に、例えば、ＭＯＣＶＤによりＢＰＳＧ（ボロン・フォスファー・シリケートガラス：Boro-Phospho-Silicate-Glass）等からなる絶縁膜を形成し、この絶縁膜に選択的にエッチングを施して、図４（ｆ）に示すように、ベース領域２３、ソース領域２４、及び、環状Ｐ型半導体領域２５の上面を露出させる。また、ゲート電極４を覆う層間絶縁膜７を形成するとともに、ＦＬＲ２６を覆うように、絶縁膜８を形成する。
次に、露出したベース領域２３、ソース領域２４、及び、環状Ｐ型半導体領域２５に、例えば、金属膜を蒸着させて、これらに電気的に接続されるソース電極５を形成する。また、半導体基板２の下面に、例えば、金属膜を蒸着させて、ドレイン領域２２に電気的に接続されたドレイン電極６を形成する。これにより、ＭＯＳＦＥＴ１が完成する。
以上説明したように、本実施の形態によれば、第１のポリシリコン膜３３及び第２のポリシリコン膜３４がドライエッチングすることにより形成されているため、高い加工精度を有する第１の開口３３ａ及び第２の開口３４ａを再現性よく形成することができる。このため、ＦＬＲ２６の幅、および、間隔を所望する大きさで形成することができる。この結果、耐圧特性等に優れた信頼性の高いＭＯＳＦＥＴ１を製造することができる。
また、第１のポリシリコン膜３３は、従来からドライエッチングにより形成されているため、新たな工程を増加したり、エッチング方法を変更する必要がない。また、第１のシリコン酸化膜３１についてはウエットエッチングで加工されており、ＦＬＲ２６の加工精度が向上しても、生産性は低下しない。
このため、生産性を低下させることなく、高い加工精度を有するＦＬＲ２６を備えるＭＯＳＦＥＴ１を製造することができる。
なお、本発明は、上記の実施の形態に限らず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。
上記実施の形態では、半導体基板２の中央に複数のベース領域２３が形成され、これを包囲するように環状Ｐ型半導体領域２５、ＦＬＲ２６が形成されている場合を例として本発明を説明したが、本発明は、Ｐ型不純物の拡散マスクの開口部が第１の開口３３ａ及び第２の開口３４ａとなるように、第１のポリシリコン膜３３、及び、第２のポリシリコン膜３４が形成されていればよく、種々の構造を有する絶縁ゲート型半導体素子に適用可能である。例えば、ＦＬＲ２６が半導体基板２の端部に帯状に、ベース領域２３を囲うように複数形成されていてもよい。また、ベース領域２３の平面形状を略正四角形としたが、形状はこれに限定されず、円形又は六角形などであってもよい。
上記実施の形態では、ゲート電極４にポリシリコン膜を用いた場合を例として本発明を説明したが、ゲート電極４は、不純物の導入を阻止可能であって、ゲート電極４を形成可能な材料、かつ、ドライエッチングにより所定領域に配置されるものであればよく、ポリシリコン膜に限定されるものではない。
上記実施の形態では、ＭＯＳＦＥＴ１の場合を例として本発明を説明したが、本発明は、これに限らず、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）にも適用することができる。
１ ＭＯＳＦＥＴ
２ 半導体基板
３ ゲート絶縁膜
４ ゲート電極
５ ソース電極
６ ドレイン電極
２１ ドリフト領域
２２ ドレイン領域
２３ ベース領域
２４ ソース領域
２５ 環状Ｐ型半導体領域
２６ ＦＬＲ
３１ 第１のシリコン酸化膜
３１ａ 第１の開口
３１ｂ 第２の開口
３２ 第２のシリコン酸化膜
３３ 第１のポリシリコン膜
３３ａ 第１の開口
３４ 第２のポリシリコン膜
３４ａ 第２の開口
３５ 第１のレジスト膜
３６ 第２のレジスト膜
２ 半導体基板
３ ゲート絶縁膜
４ ゲート電極
５ ソース電極
６ ドレイン電極
２１ ドリフト領域
２２ ドレイン領域
２３ ベース領域
２４ ソース領域
２５ 環状Ｐ型半導体領域
２６ ＦＬＲ
３１ 第１のシリコン酸化膜
３１ａ 第１の開口
３１ｂ 第２の開口
３２ 第２のシリコン酸化膜
３３ 第１のポリシリコン膜
３３ａ 第１の開口
３４ 第２のポリシリコン膜
３４ａ 第２の開口
３５ 第１のレジスト膜
３６ 第２のレジスト膜
Claims (8)
- 半導体基体に不純物を導入して、その表面領域に半導体領域を形成する工程を有する絶縁ゲート型半導体素子の製造方法であって、
前記半導体基板の一方の主面に、前記不純物の導入を阻止可能な厚さの第１の絶縁膜を形成し、形成した第１の絶縁膜を選択的にウエットエッチングして、前記半導体基板の一方の主面に、開口部を有する第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜の開口部に、前記第１の絶縁膜よりも薄く、前記不純物を導入可能な厚さの第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、前記不純物の導入を阻止可能であってゲート電極を構成する材料からなるゲート電極構成膜を形成し、形成したゲート電極構成膜を選択的にドライエッチングして、前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、開口部を有するゲート電極構成膜を形成するゲート電極構成膜形成工程と、
前記第１の絶縁膜及び前記ゲート電極構成膜をマスクとして、当該マスクの開口部から前記半導体基板に不純物を導入し、前記半導体基板の表面領域に半導体領域を形成する半導体領域形成工程と、を備え、
前記ゲート電極構成膜形成工程では、前記マスクの開口部が前記ゲート電極構成膜の開口部となるように、前記ゲート電極構成膜を形成する、ことを特徴とする絶縁ゲート型半導体素子の製造方法。 - 前記ゲート電極構成膜形成工程では、前記第２の絶縁膜の一方の主面に第１の開口部を有する第１のゲート電極構成膜を形成するとともに、前記第１の絶縁膜の開口部の壁面を覆うように設けられた第２の開口部を有する第２のゲート電極構成膜とを形成する、ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子の製造方法。
- 前記半導体基板は第１導電型の第１の半導体領域を有し、
前記半導体領域形成工程では、前記第１の半導体領域の表面領域に形成された複数の第２導電型の第２の半導体領域を形成するとともに、前記第１の半導体領域の表面領域に前記複数の第２の半導体領域を包囲するように環状に形成された第２導電型の環状半導体領域を形成する、ことを特徴とする請求項１または２に記載の絶縁ゲート型半導体素子の製造方法。 - 前記半導体領域形成工程では、前記第１のゲート電極構成膜の開口部に第２導電型の不純物を導入して前記第２の半導体領域を形成するとともに、前記第２のゲート電極構成膜の開口部に第２導電型の不純物を導入して前記環状半導体領域を形成する、ことを特徴とする請求項３に記載の絶縁ゲート型半導体素子の製造方法。
- 前記環状半導体領域の幅をＬ１、前記第１の絶縁膜の開口部の幅をＬ２、前記導入された不純物の拡散幅をＬ３としたとき、Ｌ２＞Ｌ１−２Ｌ３の関係を満たす、ことを特徴とする請求項４に記載の絶縁ゲート型半導体素子の製造方法。
- 前記第１の絶縁膜の開口部の壁面に設けられた前記第２のゲート電極構成膜の幅をＬ４としたとき、Ｌ２−２Ｌ４＋２Ｌ３＝Ｌ１の関係を満たす、ことを特徴とする請求項５に記載の絶縁ゲート型半導体素子の製造方法。
- 前記環状半導体領域がフィールドリミティングリングである、ことを特徴とする請求項３乃至６のいずれか１項に記載の絶縁ゲート型半導体素子の製造方法。
- 前記ゲート電極構成膜形成工程では、前記第１の絶縁膜及び前記第２の絶縁膜の一方の主面に、開口部を有するポリシリコン膜を形成し、
前記半導体領域形成工程では、前記第１の絶縁膜及び前記ポリシリコン膜をマスクとして、前記半導体基板の表面領域に半導体領域を形成するとともに、前記ポリシリコン膜に導電性を付与する、ことを特徴とする請求項１乃至７のいずれか１項に記載の絶縁ゲート型半導体素子の製造方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106298538A (zh) * | 2015-06-26 | 2017-01-04 | 北大方正集团有限公司 | Vdmos分压环的制造方法 |
| EP3158580A4 (en) * | 2014-06-20 | 2018-03-21 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9406543B2 (en) | 2013-12-10 | 2016-08-02 | Samsung Electronics Co., Ltd. | Semiconductor power devices and methods of manufacturing the same |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125664A (ja) * | 1983-01-07 | 1984-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03201485A (ja) * | 1989-12-28 | 1991-09-03 | New Japan Radio Co Ltd | 縦形二重拡散ｍｏｓトランジスタの製造方法 |
| JPH08250512A (ja) * | 1995-02-17 | 1996-09-27 | Internatl Rectifier Corp | Ｍｏｓゲートデバイスの製造方法 |
| JPH11283991A (ja) * | 1998-03-30 | 1999-10-15 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP2003163351A (ja) * | 2001-11-27 | 2003-06-06 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2005136116A (ja) * | 2003-10-30 | 2005-05-26 | Sanken Electric Co Ltd | 半導体素子およびその製造方法 |
-
2007
- 2007-08-22 JP JP2007215721A patent/JP5239254B2/ja active Active
-
2008
- 2008-08-08 KR KR1020080077816A patent/KR100990419B1/ko active IP Right Grant
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125664A (ja) * | 1983-01-07 | 1984-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03201485A (ja) * | 1989-12-28 | 1991-09-03 | New Japan Radio Co Ltd | 縦形二重拡散ｍｏｓトランジスタの製造方法 |
| JPH08250512A (ja) * | 1995-02-17 | 1996-09-27 | Internatl Rectifier Corp | Ｍｏｓゲートデバイスの製造方法 |
| JPH11283991A (ja) * | 1998-03-30 | 1999-10-15 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JP2001068652A (ja) * | 1999-08-30 | 2001-03-16 | Toshiba Corp | 半導体装置及び不揮発性半導体記憶装置の製造方法 |
| JP2003163351A (ja) * | 2001-11-27 | 2003-06-06 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2005136116A (ja) * | 2003-10-30 | 2005-05-26 | Sanken Electric Co Ltd | 半導体素子およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3158580A4 (en) * | 2014-06-20 | 2018-03-21 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| CN106298538A (zh) * | 2015-06-26 | 2017-01-04 | 北大方正集团有限公司 | Vdmos分压环的制造方法 |
Also Published As
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|---|---|
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| JP5239254B2 (ja) | 2013-07-17 |
| KR20090020483A (ko) | 2009-02-26 |
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