JP4851075B2 - 半導体装置の製造方法 - Google Patents
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Description
このMOSトランジスタ101は、n型の半導体単結晶基板111上にn型の共通層112がエピタキシャル成長によって形成されており、該共通層112には細長い主溝119が複数本平行に形成されている。
また、本発明は、前記副溝は、底面が前記共通層に達するように形成する半導体装置の製造方法である。
また、本発明は、前記副溝は、互いに離間して同心状に形成する半導体装置の製造方法である。
また、本発明は、前記副溝間に位置する前記加工層によって、第二導電型のガード領域が、電気的に互いに分離されて形成される半導体装置の製造方法である。
また、本発明は、前記主溝は複数本互いに平行に配置し、前記主溝間の中央位置の前記加工層の内部表面に、前記加工層よりも高濃度の第二導電型のオーミック領域を配置し、前記ソース領域と接触するソース電極を、前記オーミック領域に接触させ、前記ソース領域と前記オーミック領域とにオーミック接合させて形成する半導体装置の製造方法である。
また、本発明は、前記オーミック領域は前記ベース領域に接触させる半導体装置の製造方法である。
また、本発明は、前記副溝内に充填された前記半導体充填物から成る耐圧領域のうち、少なくとも一個の前記耐圧領域の表面には、前記耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された半導体装置の製造方法である。
また、本発明は、前記等電位リング領域は最外周に位置する前記耐圧領域に形成された半導体装置の製造方法である。
また、本発明は、前記共通層の表面には、前記共通層と同じ導電型のドレイン層を配置し、該ドレイン層表面に、ドレイン層とオーミック接合を形成するドレイン電極を配置する半導体装置の製造方法である。
また、本発明は、前記共通層の表面に、第二導電型のコレクタ層を配置し、前記コレクタ層と前記共通層との間にpn接合を形成させる半導体装置の製造方法である。
また、本発明は、前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜を配置し、前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるようにする半導体装置の製造方法である。
電流が主溝19底面の導電領域22から共通層12に流れることも、導通抵抗を小さくしている。
図29は、本発明の第一例の半導体装置1の拡散構造を説明するための横方向平面図であり、図22(a)はそのVIIa−VIIa線の縦方向切断面図、同図(b)はVIIb−VIIb線の縦方向切断面図である。図29は、図22(a)、(b)のH−H線横方向切断面図となる。
他方、導電領域22は断面がコ字形状であり、導電領域22が構成する凹部の表面には、ゲート絶縁膜25が配置されている。
図1(a)は活性領域、同図(b)はその外側の外周領域の縦方向切断面図である。
主溝19と副溝20の底面は、共通層12の表面と同じ深さかそれよりも深い位置まで達しており、従って、主溝19の底面と副溝20の底面には共通層12が露出されている。主溝19と副溝20とは一緒に形成されるため、主溝19の深さと副溝20の深さは同じである。
図5(a)の符号22は主溝19内に成長した半導体単結晶から成る導電領域を示しており、符号24は幅方向中央位置の凹部を示している。また、図5(b)の符号23は、副溝20内に成長した半導体単結晶から成る耐圧領域を示している。
上記実施形態の半導体装置1はMOSFETであったが、本発明の半導体装置はそれに限られるものではなく、例えば、pn接合型のIGBT(Insulated gate bipolar transistor)やショットキー接合型のIGBTも含まれる。
11a……半導体基板(コレクタ層)
12……共通層
13……加工層
14……裏面電極(ドレイン電極)
14a……裏面電極(コレクタ電極)
14b……裏面電極(ショットキー電極)
19……主溝
20……副溝
22……導電領域
23……耐圧領域
25……ゲート絶縁膜
27……ガード領域
28……ゲート電極
32……ベース領域
37……ソース領域
45……オーミック領域
50……ソース電極
Claims (11)
- 第一導電型の共通層上に配置された第二導電型の加工層の表面から前記加工層を部分的にエッチングし、底面に前記共通層が露出する細長の主溝を形成する溝形成工程と、
前記主溝の幅方向中央に凹部が残るように前記主溝内に第一導電型の半導体単結晶から成る半導体充填物をエピタキシャル成長させて前記主溝を不完全に充填し、前記主溝内に前記半導体充填物から成る導電領域を形成する不完全充填工程と、
前記導電領域表面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜表面にゲート電極を形成するゲート電極形成工程と、
前記導電領域の内部表面に第二導電型の不純物を導入し、拡散して前記導電領域上部であって前記ゲート絶縁膜に接触する領域を第二導電型のベース領域に変換するベース領域形成工程と、
前記ベース領域の内部表面に第一導電型の不純物を導入し、拡散して前記ベース領域よりも浅く、前記ゲート絶縁膜と接触する領域であって前記導電領域とは分離された領域を第一導電型のソース領域に変換するソース領域形成工程と、
を有し、
前記溝形成工程では、前記主溝の幅よりも狭く、前記主溝を取り囲むリング状で前記主溝と同じ深さの複数の副溝を前記主溝と一緒に形成し、
前記不完全充填工程では、前記主溝内を前記半導体充填物で前記凹部を残して充填する際に、前記副溝内を前記半導体充填物で充填する半導体装置の製造方法。 - 前記副溝は、底面が前記共通層に達するように形成する請求項1記載の半導体装置の製造方法。
- 前記副溝は、互いに離間して同心状に形成する請求項1記載の半導体装置の製造方法。
- 前記副溝間に位置する前記加工層によって、第二導電型のガード領域が、電気的に互いに分離されて形成される請求項3記載の半導体装置の製造方法。
- 前記主溝は複数本互いに平行に配置し、
前記主溝間の中央位置の前記加工層の内部表面に、前記加工層よりも高濃度の第二導電型のオーミック領域を配置し、
前記ソース領域と接触するソース電極を、前記オーミック領域に接触させ、前記ソース領域と前記オーミック領域とにオーミック接合させて形成する請求項1乃至請求項4のいずれか1項記載の半導体装置の製造方法。 - 前記オーミック領域は前記ベース領域に接触させる請求項5記載の半導体装置の製造方法。
- 前記副溝内に充填された前記半導体充填物から成る耐圧領域のうち、少なくとも一個の前記耐圧領域の表面には、前記耐圧領域の表面濃度よりも高い濃度の第一導電型の等電位リング領域が形成された請求項1乃至請求項6のいずれか1項記載の半導体装置の製造方法。
- 前記等電位リング領域は最外周に位置する前記耐圧領域に形成された請求項7記載の半導体装置の製造方法。
- 前記共通層の表面には、前記共通層と同じ導電型のドレイン層を配置し、該ドレイン層表面に、ドレイン層とオーミック接合を形成するドレイン電極を配置する請求項1乃至請求項8のいずれか1項記載の半導体装置の製造方法。
- 前記共通層の表面に、第二導電型のコレクタ層を配置し、前記コレクタ層と前記共通層との間にpn接合を形成させる請求項1乃至請求項8のいずれか1項記載の半導体装置の製造方法。
- 前記共通層の表面には、前記共通層とショットキー接合を形成するショットキー電極膜を配置し、
前記ベース領域とショットキー電極膜の間に前記導電領域と前記ベース領域を逆バイアスする極性の電圧が印加されたときに、前記ショットキー接合は順バイアスされるようにする請求項1乃至請求項8のいずれか1項記載の半導体装置の製造方法。
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