JP3966151B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板の第1の主面側から第2の主面側へ向かって延びる第1導電型半導体よりなる複数のドリフト領域と、それと同様に延びる第2導電型半導体よりなる複数の仕切り領域とを、それらの延びる方向に交差する方向に交互に繰り返し接合した構成の並列pn接合層を有し、該並列pn接合層が、オン状態のときに電流を流し、かつオフ状態のときには空乏化するドリフト層となる半導体素子に関し、特に、MOSFET(絶縁ゲート型電界効果トランジスタ)やIGBT(絶縁ゲート型バイポーラトランジスタ)やバイポーラトランジスタ等に適用可能な、高耐圧化と大電流容量化を両立させることのできる半導体素子に関する。
【0002】
【従来の技術】
一般に、半導体素子は、半導体基板の片面に電極部をもち、主面に平行な方向に電流が流れる横型素子と、半導体基板の両面に電極をもち、主面に垂直な方向に電流が流れる縦型素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。たとえば、通常のプレーナ型のnチャネル縦型MOSFETの場合、高抵抗のn-ドリフト層の部分は、MOSFETがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは空乏化して耐圧を高める。
【0003】
この高抵抗のn-ドリフト層の電流経路を短くすることは、電流に対するドリフト抵抗が低くなるのでMOSFETの実質的なオン抵抗を下げる効果に繋がるものの、逆にpベース領域とn-ドリフト領域との間のpn接合から進行するドレイン−ベース間空乏層が広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、n-ドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と耐圧との間にトレードオフ関係がある。
【0004】
このトレードオフ関係は、IGBT、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたn型の領域とp型の領域を交互に配置した並列pn接合層で構成し、オフ状態のときは空乏化して耐圧を負担するようにした構造の半導体装置が、たとえば、特許文献1、特許文献2、特許文献3、特許文献4に開示されている。
【0005】
通常のプレーナ型のnチャネル縦型MOSFETとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、上述した並列pn接合層となっている点である。この並列pn接合層は、オフ状態では、不純物濃度が高くても、並列pn構造の縦方向に配向する各pn接合から空乏層がその両側の横方向に拡がり、ドリフト領域全体が空乏化するため、高耐圧化を図ることができる。なお、本明細書では、このような並列pn構造のドリフト部を備える半導体素子を超接合半導体素子と称することとする。
【0006】
ところで、一般に、プレーナ型超接合MOSFETのオン抵抗(Ron・A)はおよそつぎの(1)式で表される。ただし、ソース層抵抗をRsとし、チャネル抵抗をRchとし、蓄積層抵抗をRaccとし、接合FET(JFET)効果による抵抗をRJFETとし、ドリフト抵抗をRdriftとし、ドレイン層抵抗をRdとする。
【0007】
Ron・A=(Rs+Rch+Racc+RJFET+Rdrift+Rd)・A ・・・(1)
【0008】
超接合半導体素子では、ドリフト抵抗Rdriftが、つぎの(2)式で表される関係にあるため、耐圧が高くなってもドリフト抵抗が耐圧に比例して増大するだけで、従来のMOSFETと比較すると劇的なオン抵抗の低減が可能となる。さらに、同じ耐圧でも、並列pn接合層のn型ドリフト領域幅dを小さくすることで、オン抵抗をさらに低減することができる。なお、(2)式において、μは電子の移動度であり、ε0は真空の誘電率であり、εsはシリコンの比誘電率であり、Ecは臨界電界であり、Vbは耐圧(降伏電圧)である。
【0009】
Rdrift・A=(4・d・Vb)/(μ・ε0・εs・Ec2) ・・・(2)
【0010】
しかし、ドリフト抵抗Rdriftが劇的に低減される一方、前記(1)式にあるドリフト抵抗以外の抵抗成分が顕著化してくる。特に、JFET効果における抵抗RJFETの割合がオン抵抗中で大きく、これを改善するために表面から掘り下げたトレンチ内にゲート電極を埋め、トレンチ側壁部にチャネルを誘起させる、いわゆるトレンチ型MOSFETの適用が提案されている。トレンチ型の超接合半導体素子については、たとえば、特許文献5に開示されている。
【0011】
【特許文献1】
欧州特許第0053854号明細書
【特許文献2】
米国特許第5216275号明細書
【特許文献3】
米国特許第5438215号明細書
【特許文献4】
特開平9−266311号公報
【特許文献5】
特開2002−76339号公報
【特許文献6】
特開2001−313391号公報
【0012】
【発明が解決しようとする課題】
しかしながら、トレンチ型MOSFETの場合でも、プレーナ型MOSFETと同様に耐圧構造部を有するため、ストライプ状のトレンチ溝を有する場合には、トレンチの終端が、耐圧構造部へ移行する領域に形成されることがある。このような場合、トレンチ終端部が3次元の曲面形状をなすため、トレンチ終端部の領域で電界集中が起こり、耐圧の低下を招くおそれがある。
【0013】
また、オン状態からオフ状態に移行する過渡期において、空乏層が並列pn接合層構造に速やかに拡張されるため、蓄積キャリアの逃げ場がなく、吐き出されたキャリアが電界集中による強電界に遭遇して、ホットキャリアとしてゲート絶縁膜へ注入されやすくなる。このため、ゲート絶縁膜が劣化して、閾値電圧の低下を招くなど、ゲート絶縁膜の信頼性が低下するおそれがある。本出願人は上記特許文献6において、ゲート絶縁膜へのホットキャリアの注入を抑制することができるプレーナ型の超接合半導体素子の構造を開示しているが、トレンチ型の超接合半導体素子に関してもゲート絶縁膜へのホットキャリアの注入を抑制する必要がある。
【0014】
本発明は、上記問題点に鑑みてなされたものであって、耐圧の低下を抑制するとともに、ゲート絶縁膜の信頼性の高いトレンチ型の超接合半導体素子を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる超接合半導体素子は、半導体基板の第1の主面と第2の主面との間に、低抵抗層と、並列pn接合層を有する。並列pn接合層は、複数の第1導電型ドリフト領域と複数の第2導電型仕切り領域からなる。第1導電型ドリフト領域および第2導電型仕切り領域は、前記第1の主面側から前記第2の主面側へ向かう縦方向に延びている。並列pn接合層は、それら第1導電型ドリフト領域と第2導電型仕切り領域を横方向に交互に繰り返し接合した構造となっている。そして、第1の主面側に形成されたトレンチの終端部は、複数の第2導電型仕切り領域のうちの一部の第2導電型仕切り領域内の、不純物濃度が第2の主面側よりも高い部分、または幅が第2の主面側よりも広い部分に形成されている。
【0016】
また、トレンチの内側には、ゲート絶縁膜が設けられており、このゲート絶縁膜の内側は、ゲート電極により埋め込まれている。また、第2導電型ベース領域は、ゲート絶縁膜の、トレンチの側壁に沿う部分の少なくとも一部に接するように、第1の主面側の表面層に設けられている。第2導電型ベース領域内には、第1導電型ソース領域が、第2導電型ベース領域により第1導電型ドリフト領域から離間され、かつゲート絶縁膜の、トレンチの側壁に沿う部分に接するように設けられている。
【0017】
この発明において、トレンチの終端部が形成された第2導電型仕切り領域の、トレンチの終端部を囲む不純物濃度の高い部分、または幅の広い部分は、オン状態で電流を流す領域内に配置された並列pn接合層の第2導電型仕切り領域に配置されていてもよい。また、第1導電型ドリフト領域、第2導電型仕切り領域およびトレンチはいずれもストライプ状であり、第1導電型ドリフト領域および第2導電型仕切り領域と、トレンチとは、概ね直交していてもよい。この場合、第1導電型ドリフト領域および第2導電型仕切り領域に対して概ね直交したトレンチの他に、このトレンチに直交する第2のトレンチが設けられており、それらトレンチ同士が、オン状態で電流を流す領域を囲むように接続されていてもよい。第1導電型ドリフト領域および第2導電型仕切り領域と、トレンチとが、概ね平行になっている場合も同様であり、このトレンチとこれに直交する第2のトレンチとが、オン状態で電流を流す領域を囲むように互いに接続された構成となっていてもよい。
【0018】
この発明によれば、トレンチ終端部の3次元曲面形状部分が、オン状態で電流を流す領域において、並列pn接合層の第2導電型仕切り領域の不純物濃度の高い部分または幅の広い部分により囲まれていることによって、第2導電型仕切り領域の不純物濃度の高い部分または幅の広い部分と、これに接合する第1導電型ドリフト領域との境界で電界強度が強くなるので、トレンチ終端部の3次元曲面形状部分への電界集中が緩和される。
【0019】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の説明および添付図面において、nもしくはpを冠記または付記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また、nやpに付した添字の+は比較的高不純物濃度であることを意味している。さらに、以下の説明では、第1導電型をn型とし、第2導電型をp型とするが、その逆でも同様である。
【0020】
実施の形態1.
図1は、本発明の実施の形態1にかかる超接合半導体素子の要部の構成を示す断面斜視図である。図1に示すように、低抵抗層であるn+ドレイン層11上に、薄いnドリフト領域12とp仕切り領域13を交互に並べて接合した構成の並列pn接合層14が形成されている。その並列pn接合層14の上に、pベース領域15が形成されている。pベース領域15の表面層には、n+ソース領域16が形成されている。nドリフト領域12およびp仕切り領域13は、平面図的にはストライプ状である。
【0021】
また、pベース領域15内には、pベース領域15およびn+ソース領域16の表面から、それらを貫通して、並列pn接合層14に達するトレンチ17が形成されている。このトレンチ17は、ゲート絶縁膜18を介してゲート電極19により埋め込まれている。トレンチ17は、nドリフト領域12およびp仕切り領域13に対して概ね直交する方向に延びるストライプ状である。
【0022】
トレンチ17の終端部の3次元曲面形状をなす部分20は、p仕切り領域13内に位置するように形成されている。このp仕切り領域13の、トレンチ終端部の3次元曲面形状部分20を囲む部分は、その下側の部分よりも不純物濃度が高いp+領域21となっている。ここで、pベース領域15が設けられた領域は、オン状態で電流を流す活性部である。この活性部の、トレンチ終端部が位置していないp仕切り領域13にも、その上半部に不純物濃度が高いp+領域21が設けられている。
【0023】
一例として、各部の基準的な寸法および不純物濃度等は以下のようになる。トレンチ17について、その幅はおおよそ1μmであり、深さはおおよそ3.5μmである。また、p+領域21について、その幅はおおよそ6μmであり、深さはおおよそ12μmであり、不純物濃度はおおよそ4×1015cm-3である。また、p仕切り領域13について、その幅はおおよそ6μmであり、不純物濃度はおおよそ3.6×1015cm-3である。
【0024】
また、nドリフト領域12について、その幅はおおよそ6μmであり、不純物濃度は、p仕切り領域13に接する部分でもp+領域21に接する部分でも同じであり、おおよそ3.6×1015cm-3である。したがって、並列pn接合層14の、トレンチ終端部の3次元曲面形状部分20が接する部分の総不純物量は、p+領域21を設けない場合に比べて多くなる。
【0025】
図2は、図1に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。上述したように、トレンチ17の幅が1μm程度の場合には、トレンチ終端部の3次元曲面形状部分20の曲率半径はおおよそ0.5μmとなるので、この3次元曲面形状部分20を有する領域の幅は、トレンチ幅と同程度の1μm程度となる。したがって、図2に示すように、トレンチ終端部の3次元曲面形状部分20は、6μm幅のp+領域21によって完全に囲まれることになる。
【0026】
なお、図1において、活性部の外側は耐圧構造部であるが、耐圧構造部には、電界緩和を目的とした微細な並列pn接合層24が配置されており、そのn領域22およびp領域23は、活性部の並列pn接合層14のnドリフト領域12およびp仕切り領域13のおおよそ半分の幅である。また、図示および説明を省略するが、耐圧構造部には、フィールドプレート構造やガードリング構造などが適宜設けられている。また、図示省略するが、n+ソース領域16およびpベース領域15には、層間絶縁膜によりゲート電極19から絶縁されたソース電極が接触しており、n+ドレイン層11にはドレイン電極が接触している。
【0027】
上述した実施の形態1によれば、たとえば不純物濃度が高いp+領域21とnドリフト領域12とに約50V以上の逆バイアスが印加されると、活性部の並列pn接合層14は完全に空乏化するが、トレンチ終端部の3次元曲面形状部分20がp+領域21で完全に囲まれているため、そのときの電界は、p+領域21とnドリフト領域12との境界で強くなる。したがって、トレンチ終端部の3次元曲面形状部分20における電界が相対的に緩和されるので、その3次元曲面形状部分20のゲート絶縁膜18にホットキャリアが注入されるのが抑制され、ゲート絶縁膜18の信頼性が向上するという効果が得られる。また、トレンチ終端部の3次元曲面形状部分20で耐圧が決定されることはないので、所望の耐圧を得ることが可能となる。
【0028】
また、実施の形態1によれば、p+領域21が活性部に配置されているため、耐圧が活性部で決定され、アバランシェ電流が活性部で発生する。したがって、トレンチ終端部の3次元曲面形状部分20へのアバランシェ電流の集中を回避できるので、アバランシェ耐量が向上するという効果が得られる。
【0029】
実施の形態2.
図3は、本発明の実施の形態2にかかる超接合半導体素子の要部の構成を示す断面斜視図であり、図4は、そのトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。実施の形態2が実施の形態1と異なるのは、p+領域21がないことと、p仕切り領域13の、トレンチ終端部の3次元曲面形状部分20を囲む部分31の幅が、その下側部分よりも広くなっていることである。
【0030】
この幅の広い部分31を含むp仕切り領域13の不純物濃度は一様であり、nドリフト領域12の不純物濃度と同じである。また、たとえばp仕切り領域13の幅の広い部分31の幅はおおよそ6.6μmであり、したがってnドリフト領域12の、p仕切り領域13の幅の広い部分31に接する部分の幅はおおよそ5.4μmである。また、実施の形態1と同様に、活性部の他のp仕切り領域13にも、幅の広い部分31が設けられている。その他の構成や、寸法および不純物濃度等は、実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0031】
上述した実施の形態2によれば、トレンチ終端部の3次元曲面形状部分20が、p仕切り領域13の幅の広い部分31に囲まれていることによって、並列pn接合層14の、トレンチ終端部の3次元曲面形状部分20が接する部分の総不純物量が多くなるため、逆バイアスが印加されたときの電界は、p仕切り領域13の幅の広い部分31とnドリフト領域12との境界で強くなる。したがって、トレンチ終端部の3次元曲面形状部分20における電界が相対的に緩和されるので、実施の形態1と同様に、ゲート絶縁膜18へのホットキャリアの注入が抑制され、ゲート絶縁膜18の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。また、p仕切り領域13の幅の広い部分31が活性部に配置されているため、実施の形態1と同様に、アバランシェ耐量が向上するという効果が得られる。
【0032】
実施の形態3.
図5は、本発明の実施の形態3にかかる超接合半導体素子の要部の構成を示す断面斜視図であり、図6は、そのトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。実施の形態3は、実施の形態1において、活性部内のp仕切り領域13のp+領域21内に、第2のトレンチ41がp仕切り領域13に対して平行に形成されており、この第2のトレンチ41に、トレンチ17の終端部となる3次元曲面形状部分20が接続された構成となっている。第2のトレンチ41も、ゲート絶縁膜18を介してゲート電極19により埋め込まれている。
【0033】
第2のトレンチ41の幅および深さは、それぞれ実施の形態1において例示したトレンチ17の幅および深さと同じである。すなわち、幅はおおよそ1μmであり、深さはおおよそ3.5μmである。ここで、図6に示すように、第2のトレンチ41は、p仕切り領域13のp+領域21からはみ出すことなく、そのp+領域21内に形成されている。その他の構成や、寸法および不純物濃度等は、実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0034】
上述した実施の形態3によれば、トレンチ終端部の3次元曲面形状部分20が、p仕切り領域13のp+領域21に囲まれており、逆バイアス印加時の電界は、p+領域21とnドリフト領域12との境界で強くなるため、実施の形態1と同様に、ゲート絶縁膜18へのホットキャリアの注入抑制により、ゲート絶縁膜18の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。また、アバランシェ耐量が向上するという効果が得られる。
【0035】
実施の形態4.
図7は、本発明の実施の形態4にかかる超接合半導体素子の要部の構成を示す断面斜視図であり、図8は、そのトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。実施の形態4は、実施の形態2に実施の形態3を適用したものである。すなわち、実施の形態2において、活性部内のp仕切り領域13の幅の広い部分31内に、第2のトレンチ41がp仕切り領域13に対して平行に形成されている。そして、この第2のトレンチ41に、実施の形態2においてトレンチ17の終端部となる3次元曲面形状部分20が接続されている。
【0036】
第2のトレンチ41の幅および深さは、それぞれ実施の形態3と同じであり、おおよそ、それぞれ1μmおよび3.5μmである。その他の構成や、寸法および不純物濃度等は、実施の形態2と同じである。実施の形態1または実施の形態2と同じ構成については、実施の形態1または実施の形態2と同一の符号を付して説明を省略する。
【0037】
上述した実施の形態4によれば、トレンチ終端部の3次元曲面形状部分20が、p仕切り領域13の幅の広い部分31に囲まれており、逆バイアス印加時の電界は、p仕切り領域13の幅の広い部分31とnドリフト領域12との境界で強くなるため、実施の形態2と同様に、ゲート絶縁膜18へのホットキャリアの注入抑制により、ゲート絶縁膜18の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。また、アバランシェ耐量が向上するという効果が得られる。
【0038】
実施の形態5.
図9は、本発明の実施の形態5にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。実施の形態5は、実施の形態3または実施の形態4において、並列pn接合層14のp+領域21またはp仕切り領域13の幅の広い部分31に概ね直交するトレンチ17と、このトレンチ17の終端部に接続し、かつトレンチ17に直交する第2のトレンチ41とにより、素子活性領域を囲む構成としたものである。その他の構成は、実施の形態3または実施の形態4と同じであるので、説明を省略する。したがって、実施の形態5によれば、実施の形態3または実施の形態4と同様の効果が得られる。
【0039】
実施の形態6.
図10は、本発明の実施の形態6にかかる超接合半導体素子の要部の構成を示す断面斜視図であり、図11は、そのトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。また、図12は、トレンチ終端部の近傍領域(図11のA−A’)における縦断面図であり、図13は、トレンチ終端部の近傍でない領域、すなわち素子活性領域(図11のB−B’)における縦断面図である。
【0040】
図10に示すように、実施の形態6は、実施の形態2において、並列pn接合層14のp仕切り領域13に概ね直交するトレンチ17の代わりに、p仕切り領域13に沿って平行に延びるトレンチ51を、p仕切り領域13およびp仕切り領域13の幅の広い部分31の上に設けた構成となっている。そして、図11および図12に示すように、トレンチ51の終端部の3次元曲面形状部分20は、p仕切り領域13の幅の広い部分31により囲まれている。
【0041】
また、図11および図13に示すように、トレンチ51の、その終端部を除く部分では、トレンチ51の幅の方がp仕切り領域13の幅よりも広いため、トレンチ51の側壁部は並列pn接合層14のnドリフト領域12に接している。トレンチ51の底部は、p仕切り領域13に接している。このトレンチ51も、ゲート絶縁膜18を介してゲート電極19により埋め込まれている。
【0042】
ここで、トレンチ51の幅はたとえば7μmである。また、トレンチ終端部の近傍箇所においては、p仕切り領域13の幅の広い部分31の幅はおおよそ8μmであり、したがってnドリフト領域12の幅はおおよそ4μmである。その他の構成や、寸法および不純物濃度等は、実施の形態2と同じである。実施の形態1または実施の形態2と同じ構成については、実施の形態1または実施の形態2と同一の符号を付して説明を省略する。
【0043】
上述した実施の形態6によれば、トレンチ終端部の3次元曲面形状部分20が、p仕切り領域13の幅の広い部分31に囲まれており、逆バイアス印加時の電界は、p仕切り領域13の幅の広い部分31とnドリフト領域12との境界で強くなるため、実施の形態2と同様に、ゲート絶縁膜18へのホットキャリアの注入抑制により、ゲート絶縁膜18の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。
【0044】
実施の形態7.
図14は、本発明の実施の形態7にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。また、図15は、トレンチ終端部の近傍領域(図14のC−C’)における縦断面図であり、図16は、トレンチ終端部の近傍でない領域、すなわち素子活性領域(図14のD−D’)における縦断面図である。
【0045】
図14に示すように、実施の形態7は、実施の形態6において、p仕切り領域13の幅の広い部分31が、トレンチ51の終端部近傍領域だけでなく、トレンチ51に沿って素子活性領域にも設けられた構成となっている。したがって、図14および図15に示すように、トレンチ51の終端部の3次元曲面形状部分20が、p仕切り領域13の幅の広い部分31により囲まれているのは勿論であるが、図16に示すように、トレンチ51の、その終端部を除く部分でも、トレンチ51は、p仕切り領域13の幅の広い部分31により囲まれている。その他の構成は、実施の形態6と同じであるので、説明を省略する。したがって、実施の形態7によれば、実施の形態6と同様の効果が得られる。さらに、p仕切り領域13の幅の広い部分31が活性部に配置されているため、実施の形態1と同様に、アバランシェ耐量が向上するという効果が得られる。
【0046】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した寸法や不純物濃度の値は一例であり、本発明はこれに限定されるものではない。また、実施の形態6または実施の形態7において、実施の形態3または実施の形態4のように、トレンチ51に直交する第2のトレンチを設け、この第2のトレンチに、トレンチ51の終端部を接続する構成としてもよい。その場合、実施の形態5のように、トレンチ51および第2のトレンチによって素子活性領域を囲む構成としてもよい。また、本発明は、MOSFETに限らず、IGBTやバイポーラトランジスタ等にも適用可能である。
【0047】
【発明の効果】
本発明によれば、トレンチ終端部の3次元曲面形状部分が、オン状態で電流を流す領域において、並列pn接合層の第2導電型仕切り領域の不純物濃度の高い部分または幅の広い部分により囲まれていることによって、第2導電型仕切り領域の不純物濃度の高い部分または幅の広い部分と、これに接合する第1導電型ドリフト領域との境界で電界強度が強くなるので、トレンチ終端部の3次元曲面形状部分への電界集中が緩和される。したがって、ゲート絶縁膜へのホットキャリアの注入を緩和することができるので、ゲート絶縁膜の信頼性が向上するとともに、耐圧の安定化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかる超接合半導体素子の要部の構成を示す断面斜視図である。
【図2】図1に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図3】本発明の実施の形態2にかかる超接合半導体素子の要部の構成を示す断面斜視図である。
【図4】図3に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図5】本発明の実施の形態3にかかる超接合半導体素子の要部の構成を示す断面斜視図である。
【図6】図5に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図7】本発明の実施の形態4にかかる超接合半導体素子の要部の構成を示す断面斜視図である。
【図8】図7に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図9】本発明の実施の形態5にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図10】本発明の実施の形態6にかかる超接合半導体素子の要部の構成を示す断面斜視図である。
【図11】図10に示す超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図12】図11のA−A’における切断面の構造を示す縦断面図である。
【図13】図11のB−B’における切断面の構造を示す縦断面図である。
【図14】本発明の実施の形態7にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。
【図15】図14のC−C’における切断面の構造を示す縦断面図である。
【図16】図14のD−D’における切断面の構造を示す縦断面図である。
【符号の説明】
11 低抵抗層(n+ドレイン層)
12 第1導ドリフト領域(nドリフト領域)
13 第2導電型仕切り領域(p仕切り領域)
14 並列pn接合層
15 第2導電型ベース領域(pベース領域)
16 第1導電型ソース領域(n+ソース領域)
17,51 トレンチ
18 ゲート絶縁膜
19 ゲート電極
41 第2のトレンチ
Claims (5)
- 半導体基板の第1の主面と第2の主面との間に、低抵抗層と、前記第1の主面側から前記第2の主面側へ向かう縦方向に延び、かつ横方向に交互に繰り返し接合された複数の第1導電型領域および複数の第2導電型領域よりなる並列pn接合層と、前記第1の主面側に形成されたトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲート絶縁膜の、前記トレンチの側壁に沿う部分の少なくとも一部に接する第2導電型ベース領域と、前記第2導電型ベース領域により前記第1導電型領域から離間され、かつ前記ゲート絶縁膜の、前記トレンチの側壁に沿う部分に接する第1導電型ソース領域と、を具備する半導体素子において、
前記トレンチの終端部は、複数の前記第2導電型領域のうちの一部の第2導電型領域内に形成されていることを特徴とする半導体素子。 - 複数の前記第2導電型領域のうちの、前記トレンチの終端部が形成された第2導電型領域に関し、前記トレンチの終端部を囲む部分の不純物濃度は、前記第2の主面側部分の不純物濃度よりも高いことを特徴とする請求項1に記載の半導体素子。
- 前記トレンチの終端部が形成された第2導電型領域の、前記トレンチの終端部を囲む不純物濃度の高い部分は、オン状態で電流を流す領域内に配置された並列pn接合層の第2導電型領域に配置されていることを特徴とする請求項2に記載の半導体素子。
- 複数の前記第2導電型領域のうちの、前記トレンチの終端部が形成された第2導電型領域に関し、前記トレンチの終端部を囲む部分の幅は、前記第2の主面側部分の幅よりも広いことを特徴とする請求項1に記載の半導体素子。
- 前記トレンチの終端部が形成された第2導電型領域の、前記トレンチの終端部を囲む幅の広い部分は、オン状態で電流を流す領域内に配置された並列pn接合層の第2導電型領域に配置されていることを特徴とする請求項4に記載の半導体素子。
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