JP5201307B2 - 半導体装置 - Google Patents
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Description
まず、この発明の実施の形態1にかかる半導体装置の構成について説明する。図1は、この発明の実施の形態1にかかる半導体装置の構成の一例を示す説明図である。図1において、n型半導体基板(第1導電型半導体基板)101の表面には、p型仕切り領域(第2導電型半導体領域)102と、n型ドリフト領域(第1導電型半導体領域)103とが交互に配列された超接合層が形成されている。以下の説明では、便宜上、超接合層のp型仕切り領域102とn型ドリフト領域103とが交互に配列されている方向を第1の方向とし、各p型仕切り領域102および各n型ドリフト領域103が伸びる方向を第2の方向とする。
つぎに、この発明の実施の形態2にかかる半導体装置の構成の一例について説明する。実施の形態1では、トレンチ105は、p型仕切り領域102に接しないように形成されていたが、実施の形態2では、トレンチ105が、当該トレンチ105の第1の方向の幅の中央がp型仕切り領域102と、n型ドリフト領域103との接合上に形成されている。その他は、実施の形態1と同様のため、説明を省略する。図2は、この発明の実施の形態2にかかる半導体装置の構成の一例について示す説明図である。
つぎに、上述した実施の形態1または2の半導体装置の製造方法について説明する。ここでは、一例として、耐圧600Vの超接合型MOSFETの製造方法について、その超接合層を中心に説明する。図3−1〜図3−5は、図1または2に示した半導体装置の製造途中の構成について示す断面図である。まず、図3−1に示すように、面方位(100)で十分に高濃度のn型半導体基板301(第1導電型半導体基板)を用意する。ここでは、n型半導体基板301として、たとえばアンチモンなどが2×1018cm-3程度であるn型の低抵抗シリコン基板を用いた。
つぎに、図1または図2に示した半導体装置の異なる製造方法について説明する。ここでは、一例として、耐圧600Vの超接合型MOSFETの製造方法について、その超接合層を中心に説明する。図4−1〜図4−5は、図1または2に示した半導体装置の製造途中の構成について示す断面図である。
つぎに、実施の形態1または2の半導体装置の耐圧の特性について説明する。図6は、トレンチの配置位置と耐圧の関係について示すグラフである。図6において、縦軸は、耐圧(V)を示しており、横軸は、n型ドリフト領域の中央からの距離(μm)を示している。以下では、このn型ドリフト領域の中央からの距離をxで表す。
つぎに、耐圧が、距離xの値が大きくなるにつれて(最大値3μm)上昇する原因を調査するために、シミュレーションによってアバランシェ降伏時の内部電界強度を調査した結果を示す。図7−1は、実施の形態2の超接合型トレンチゲートMOSFETの電界分布を示すグラフである。また、図7−2は、従来の構成の超接合型トレンチゲートMOSFETの電界分布を示すグラフである。
つぎに、さらに詳しく解析するために、n型半導体基板トレンチMOSFETとトレンチを除いたn型半導体基板ダイオードの電界強度に関するシミュレーション結果を示す。図8は、n型半導体基板トレンチゲートMOSFETとn型半導体基板ダイオードの電界分布を示すグラフである。図8において、縦軸は、電界強度(V/cm)を示しており、横軸は、半導体装置表面からの深さ方向の距離(μm)を示している。波形801は、n型半導体基板トレンチゲートMOSFETの電界強度分布を示しており、波形802は、n型半導体基板ダイオードの電界強度分布を示している。
つぎに、トレンチ105を有さない超接合型ダイオードのアバランシェ降伏時の電界強度に関してシミュレーションした結果を示す。図9は、超接合型ダイオードの横方向の電界分布を示したグラフである。図9において、縦軸は、電界強度(V/cm)を示しており、横軸は、n型ドリフト領域の第1方向の幅の中央からの距離(μm)を示している。
つぎに、超接合型トレンチゲートMOSFETのトレンチの配置位置を変化させた場合のオン抵抗の依存性を示す。図11は、超接合基板に対するトレンチの配置位置によるオン抵抗の変化を示すグラフである。図11において、縦軸は、オン抵抗(mΩcm2)を示しており、横軸は、n型ドリフト領域の中央からの距離(μm)を示している。矢印1101は、トレンチ105が、n型ドリフト領域103内に形成される範囲を示している。具体的には、x=0.0μm〜2.5μmの領域である。また、矢印1102は、トレンチ105が、p型仕切り領域102とn型ドリフト領域103とからなるpn接合上に形成される領域を示している。具体的には、矢印1102は、x=2.5μm〜3.0μmの領域である。
つぎに、実施の形態3として、p型仕切り領域102の上のチャネル領域に形成されたMOSチャネルを動作させない構成とした半導体装置について示す。実施の形態2では、n型ソース領域108は、トレンチ105の外側の側壁の両側に形成されていたが、実施の形態3では、トレンチ105の外側の側壁の一方にのみ形成されている。その他は、実施の形態2と同様のため、説明を省略する。図13は、この発明の実施の形態3にかかる半導体装置の構成の一例について示す説明図である。
つぎに、この発明の実施の形態4にかかる半導体装置の構成の一例について説明する。実施の形態2との違いは、p型チャネル領域104の一部に、p型ボディ領域が形成されていることである。その他は、実施の形態2と同様のため、説明を省略する。図14は、この発明の実施の形態4にかかる半導体装置の構成の一例について示す説明図である。
ここで、実施の形態4にかかる半導体装置の製造方法について説明する。まず、実施の形態2に示した半導体装置の製造方法と同様のプロセスによって、超接合半導体基板410を形成する。そして、所定の位置にトレンチ105を深さ3.5μm、開口幅1.2μm、ピッチ6μmで等間隔に形成する。
つぎに、実施の形態3と実施の形態4の半導体装置の距離とオン抵抗との関係について示す。図15は、実施の形態3と実施の形態4の半導体装置の距離とオン抵抗との関係について示すグラフである。図15において、縦軸は、半導体装置のオン抵抗(mΩcm2)を示しており、横軸は、第1の方向の距離(μm)を示している。
102 p型仕切り領域
103 n型ドリフト領域
104 p型チャネル領域
105 トレンチ
106 ゲート酸化膜
107 ゲート電極
108 n型ソース領域
109 層間絶縁膜
110 ソース電極
111 ドレイン電極
Claims (10)
- 第1導電型半導体基板と、
前記第1導電型半導体基板の上に設けられ、交互に配列された第1導電型半導体領域および第2導電型半導体領域を有する超接合層と、
前記超接合層の上に設けられた第2導電型チャネル領域と、
前記第2導電型チャネル領域の表面から形成され前記第1導電型半導体領域および前記第2導電型半導体領域に達し、底部が前記第1導電型半導体領域と前記第2導電型半導体領域との境界に亘って形成されているトレンチと、を備え、
前記トレンチは、隣り合う前記境界にそれぞれ形成され、前記第2導電型半導体領域の上の前記第2導電型チャネル領域の不純物濃度は、前記第1導電型半導体領域の上の前記第2導電型チャネル領域の不純物濃度よりも高濃度であることを特徴とする半導体装置。 - 前記トレンチの開口幅は、前記第1導電型半導体領域の中央から、前記境界で隣接する前記第2導電型半導体領域の、前記境界とは反対側の境界までの範囲よりも狭いことを特徴とする請求項1に記載の半導体装置。
- 前記トレンチの底部における最深部が、前記境界に位置することを特徴とする請求項1または2に記載の半導体装置。
- 前記第1導電型半導体領域の上の前記第2導電型チャネル領域の表面における、前記トレンチの開口縁にのみ形成された第1導電型ソース領域を備えることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記トレンチの開口縁に形成された第1導電型ソース領域と、
前記第2導電型半導体領域の上の前記第2導電型チャネル領域の表面に、前記トレンチに接するように形成された第2導電型ボディ領域と、
を備え、
前記第2導電型ボディ領域は、前記第1導電型ソース領域と前記第2導電型チャネル領域との間に形成され、前記第1導電型ソース領域を囲むことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。 - 前記トレンチの底部は、所定の曲率を有する底面であることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 前記第2導電型半導体領域の上の前記第2導電型チャネル領域は、前記トレンチの底部よりも浅い位置に形成されていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記第1導電型半導体領域に達している前記トレンチの、当該第1導電型半導体領域に突き出している領域の深さ方向の長さが、1.5μm以下であることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
- 前記第1導電型半導体領域に達している前記トレンチの、当該第1導電型半導体領域に突き出している領域の深さ方向の長さが、1.0μm以上であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記トレンチ内にゲート酸化膜を介して形成されるゲート電極を備えることを特徴とする請求項1〜9のいずれか一つに記載の半導体装置。
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