KR101018870B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 반도체 기판(10) 및 기판 상의 수퍼 정션 구조를 포함한다. 수퍼 정션 구조는 교대로 배열되어 있는 p 형 및 n 형 칼럼 영역(20, 30)으로 구성되어 있다. p 형 채널층(40)은 수퍼 정션 구조의 표층에 형성되어 있다. 트렌치 게이트 구조는 n 형 칼럼 영역에 형성되어 있다. n+ 형 소스 영역(50)은 트렌치 구조에 근접하는 채널층의 표층에 형성되어 있다. p+ 형 영역(60)은 인접하는 n+ 형 소스 영역 사이의 채널층의 표층에 형성되어 있다. p 형 바디 영역(70)은 인접하는 트렌치 게이트 구조 사이의 채널층에 형성되어 있으며, p+ 형 영역과 접하고 있다. 어밸런치 전류는 n+ 형 소스 영역을 통과하지 않고도, p+ 형 영역을 경유하여 바디 영역으로부터 소스 전극으로 흐르게 된다.
반도체 장치, 수퍼 정션 구조, 트렌치 게이트, 어밸런치 내량

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 수퍼 정션 구조(super junction structure)를 가지는 반도체 기판에 형성된 트렌치 게이트 형태의 반도체 소자를 가지는 반도체 장치에 관한 것이다.
예를 들어, 일본특허출원공개 평9-266311호에 대응하는 미국특허 제6,734,496호에서 개시된 바와 같이, 향상된 브레이크다운 전압 및 향상된 온저항(on-resistance)을 달성하는 수퍼 정션 금속 옥사이드 반도체 전계 효과 트랜지스터(super junction MOSFET: super junction metal-oxide semiconductor field-effect transistor)가 제안되었다. 수퍼 정션 MOSFET 에서, 드리프트 영역(drift region)은 교대로 배열되어 있는 n 형 드리프트 영역 및 p 형 구획 영역(p-type compartment region)으로 구성되어 있다. p 형 구획 영역의 각각은 인접하는 n 형 드리프트 영역 사이에서 p-n 정션을 형성하도록 위치하고 있다. MOSFET 가 ON 상태일 경우, 드리프트 전류는 n 형 드리프트 영역들을 통하여 흐른다. 이에 비해, MOSFET 가 OFF 상태일 경우, 공핍층(depletion layer)은 n 형 드리프트 영역 및 p 형 구획 영역 사이의 각 p-n 정션으로부터 n 형 드리프트 영역으로 퍼진다. 이 경우, p 형 구획 영역의 세로 방향의 양측으로부터 공핍 영역의 최외측단을 측면으로 넓힘으로써 공핍화가 가속화될 수 있으므로, p 형 구획 영역은 동시에 공핍화된다. 따라서, MOSFET 의 브레이크다운 전압이 높아진다. 또한, n 형 드리프트 영역의 불순물 농도를 증가시킴으로써 MOSFET 의 온저항은 감소될 수 있다.
일본특허출원공개 제2004-72068호 및 일본특허출원공개 제2004-134714호는 이러한 수퍼 정션 MOSFET 의 어밸런치 내량(avalanche capability)을 향상시키는 기술을 개시한다. 일본특허출원공개 제2004-72068호 및 일본특허출원공개 제2004-134714호에서는, n 형 드리프트 영역 및 p 형 구획 영역의 폭 또는 불순물 농도를 조절하여, p-n 정션에서의 전계 분포를 향상시켜 어밸런치 내량을 증가시킬 수 있다.
미국특허 제6,734,496호, 일본특허출원공개 제2004-72068호 및 일본특허출원공개 제2004-134714호에서 개시된 수퍼 졍션 MOSFET 는 평면 게이트 구조(planar gate structure)를 가진다. 트렌치 게이트 구조를 가지는 수퍼 정션 MOSFET 에서는, 어밸런치 브레이크다운(avalanche breakdown)이 트렌치 게이트의 바로 아래에서 발생한다. 따라서, 어밸런치 전류는 트렌치의 외측벽(outer side wall)의 채널층 및 소스층을 경유하여 소스 전극으로 흐른다. 이 어밸런치 전류 흐름이 기생 바이폴라 트랜지스터(parasitic bipolar transistor)의 동작을 발생시키므로, 트렌치 게이트 구조를 가지는 수퍼 정션 MOSFET 의 어밸런치 내량을 향상시키는 것은 어렵 다.
전술한 문제점을 고려하여, 수퍼 정션 구조를 가지는 반도체 기판에 형성된 트렌치 게이트 형태의 반도체 소자를 가지는 반도체 장치의 어밸런치 내량을 향상시키는 기술을 제공하는 것이 본 발명의 목적이다.
본 발명의 제1 양상에 따르면, 반도체 장치는 제1 도전형 기판, 수퍼 정션층, 제2 도전형 채널층, 트렌치 게이트 구조, 제1 도전형 소스 영역, 제2 도전형의 제3 영역, 및 제2 도전형 바디 영역(second conductive type body region)을 포함한다. 예를 들어, 제1 도전형은 n 형이고, 제2 도전형은 p 형이다. 수퍼 정션층은 기판 상에 배치되어 있으며, 제1 도전형의 제1 영역 및 제2 도전형의 제2 영역을 포함한다. 제1 영역 및 제2 영역은 기판의 평면 방향에서 교대로 배열되어 있다. 채널층은 수퍼 정션층의 표층부에 형성되어 있다. 각각의 트렌치 게이트 구조는 트렌치, 게이트 절연층 및 게이트 전극을 포함한다. 트렌치는 채널층을 관통하여 수퍼 정션층의 제1 영역 중 대응하는 하나의 영역에 도달한다. 게이트 절연층은 트렌치의 내벽(inner wall)에 배치되어 있다. 게이트 전극은 게이트 절연층을 통하여 트렌치 내에 배치되어 있다. 소스 영역은 채널층의 표층부에 형성되어 있으며, 트렌치의 외측벽에 근접하게 위치하고 있다. 제3 영역은 채널층의 표층부에 형성되어 있으며, 인접하는 소스 영역 사이에 위치하고 있다. 제3 영역은 채널층의 불순물 농도보다 더 큰 불순물 농도를 가진다. 바디 영역은 인접하는 트렌치 게이트 구조 사이의 채널층에 형성되어 있으며, 제3 영역과 접하고 있다.
본 발명의 제2 양상에 따르면, 수퍼 정션층의 제1 영역 및 제2 영역은 복수의 칼럼 구조(column structure)를 형성하고 있다. 각각의 칼럼 구조는 하나의 제1 영역 및 이 하나의 제1 영역에 인접하는 하나의 제2 영역을 포함한다. 트렌치 게이트 구조는 제1 패턴 및 제2 패턴으로 배열되어 있다. 제1 패턴에서, 하나의 트렌치 게이트 구조는 모든 칼럼 구조마다 형성되어 있다. 제2 패턴에서, 하나의 트렌치 게이트 구조는 둘 이상의 칼럼 구조마다 형성되어 있다. 바디 영역은 제2 패턴으로 배열되어 있는 인접하는 트렌치 게이트 구조 사이의 채널층에 형성되어 있다.
본 발명의 제3 양상에 따르면, 수퍼 정션층의 제1 영역 및 제2 영역 사이의 계면의 평면 방향은 트렌치 게이트 구조의 길이 방향과 직교한다.
상기와 같은 본 발명은, 수퍼 정션 구조를 가지는 반도체 기판에 형성된 트렌치 게이트 형태의 반도체 소자를 가지는 반도체 장치를 제공함으로써, 반도체 장치의 어밸런치 내량을 향상시킬 수 있는 효과가 있다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들은 첨부한 도면을 참조한 다음의 상세한 설명으로부터 보다 명백해질 것이다.
이하에서, 도면을 참조하여 본 발명의 제1 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 예를 들어, 반도체 장치는 인버터 회로용 스위칭 소자로서 사용될 수 있다.
도 1은 제1 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다. 도 1에서 도시하는 바와 같이, 칼럼 형상의 n 형 영역(20) 및 칼럼 형상의 p 형 영역(30)이 n+ 형 기판(10)의 전면 상에 형성되어 있다. 칼럼 형상의 n 형 영역(20) 및 칼럼 형상의 p 형 영역(30)은 기판(10)의 평면 방향에서 교대로 배열되어, 수퍼 정션 구조(즉, 수퍼 정션층)를 형성하고 있다. 이하에서는, 칼럼 형상의 n 형 영역(20) 및 칼럼 형상의 p 형 영역(30)을 각각 "n 칼럼(20)" 및 "p 칼럼(30)"이라고 칭한다.
기판(10)은 약 1 × 1019 cm- 3 부터 약 1 × 1020 cm- 3 까지의 불순물 농도를 가진다. n 칼럼(20) 및 p 칼럼(30)의 각각은 약 1 × 1015 cm- 3 부터 1 × 1016 cm- 3 까지의 불순물 농도를 가진다. n 칼럼(20)은 기판(10)의 평면 방향에서 1.7 마이크로미터(㎛)의 폭을 가지며, n 칼럼(30)은 기판(10)의 평면 방향에서 1.0 ㎛ 의 폭을 가진다. n 칼럼(20)에서의 n 형 캐리어의 수가 p 칼럼(30)에서의 p 형 캐리어의 수와 동일하여, n 칼럼(20) 및 p 칼럼(30) 사이의 전하 균형 조건(charge balance condition)이 일치한다.
이러한 방식으로 반도체 장치에 수퍼 정션 구조를 채용함으로써, 전류가 보다 용이하게 흐를 수 있어 온저항이 작아질 수 있다. 또한, n 칼럼(20) 및 p 칼 럼(30)이 교대로 배열되어 있으므로, 공핍층이 n 칼럼(20) 및 p 칼럼(30) 사이의 계면 상에 퍼져서 전계가 특정한 부분에 집중되지 않는다. 그 결과로, 반도체 장치의 전면 전극 및 이면 전극 사이의 전계 분포가 대략 균일해져서, 브레이크다운 전압이 증가할 수 있다. 따라서, 제1 실시예에 따른 수퍼 정션 반도체 장치는 낮은 온저항 및 높은 브레이크다운 전압을 모두 달성할 수 있다.
n 칼럼(20) 및 p 칼럼(30)으로 형성되어 있는 수퍼 정션 구조의 표층부 상에 p 형 채널층(40)이 형성되어 있다. 예를 들어, p 형 채널층(40)은 약 1 × 1016 cm- 3 부터 약 5 × 1016 cm- 3 까지의 불순물 농도를 가진다. n+ 형 소스 영역(50)은 p 형 채널층(40)을 가로질러서 n 칼럼(20)의 반대쪽에 형성되어 있으며, p+ 형 영역(60)은 p 형 채널층(40)을 가로질러서 p 칼럼(30)의 반대쪽에 형성되어 있다. 예를 들어, p+ 형 영역(60)은 약 1 × 1019 cm- 3 부터 약 1 × 1020 cm-3 까지의 불순물 농도를 가진다.
p 형 채널층(40)은 p+ 형 영역(60)과 접하고 있는 p 형 바디 영역(70)을 가진다. 예를 들어, p 형 바디 영역(70)은 약 1 × 1016 cm- 3 부터 약 1 × 1019 cm-3 까지의 불순물 농도를 가진다.
트렌치(81)는 n+ 형 소스 영역(50) 및 p 형 채널층(40)을 관통함으로써 n 칼럼(20)에 도달한다. 트렌치(81)의 내벽은 게이트 절연막(82)으로 덮여 있으며, 게이트 전극(83)은 게이트 절연막(82)을 통하여 트렌치(81)에 형성되어 있다. 따라 서, 트렌치(81), 게이트 절연막(82) 및 게이트 전극(83)은 트렌치 게이트 구조를 형성한다. 각각의 p 형 바디 영역(70)은 인접하는 트렌치 게이트 구조 사이에 위치하고 있다.
제1 실시예에서, 트렌치(81)의 길이 방향은 n 칼럼(20) 및 p 칼럼(30)이 교대로 배열되어 있는 배열 방향에 직교하여, n 칼럼(20) 및 p 칼럼(30) 사이의 계면의 평면 방향이 트렌치(81)의 길이 방향에 평행하게 된다. 하나의 트렌치 게이트 구조는 하나의 n 칼럼(20) 및 이 하나의 n 칼럼(20)에 인접하게 위치하고 있는 하나의 p 칼럼(30)으로 구성되어 있는 각각의 칼럼 구조에 형성되어 있다.
트렌치 게이트 구조 및 n+ 형 소스 영역(50)의 일부는 절연막(도면에 도시되지 않음)으로 덮여 있다. 소스 전극(도면에 도시되지 않음)은 n+ 형 소스 영역(50) 및 게이트 전극(83)에 각각 전기적으로 연결되어 있다. 드레인 전극(도면에 도시되지 않음)은 기판(10)의 이면 상에 형성되어 이면과 접하고 있다.
이하, 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명한다. 먼저, n+ 형 기판(10)을 준비하고, 기판(10) 상에 n 칼럼(20) 및 p 칼럼(30)을 형성한다. 구체적으로는, 기판(10) 상에서 n 영역을 에피택셜 성장시킨 후, 반응성 이온 에칭(RIE: reactive ion etching)과 같은 건식 에칭 기술에 의해 기판(10)에 도달하는 트렌치를 n+ 영역에 형성한다. 그 결과, 기판(10) 상에 복수의 n 칼럼(20)을 형성하며, 트렌치에 의해 인접하는 n 칼럼(20)이 서로 간격을 두게 한다.
그 후, 인접하는 n 칼럼(20) 사이의 트렌치에서 p 형 영역을 에피택셜 성장시킨 후, 화학적 기계 연마(CMP: chemical mechanical polishing) 기술에 의해 p 형 영역의 표층을 연마한다. 그 결과, 기판(10) 상에 n 칼럼(20) 및 p 칼럼(30)을 교대로 배열하여, 수퍼 정션 구조를 형성한다. 그 후, 에피택셜 성장 기술 또는 p 형 불순물 이온 도핑 기술에 의해 수퍼 정션 구조의 표층부 상에 p 형 채널층(40)을 형성한다.
다음으로, 트렌치 게이트 구조를 형성한다. p 형 채널층(40) 상에 레지스트(resist)를 형성한 후, n 칼럼(20)에 대응하는 위치에 개구(opening)를 형성하도록 패터닝(pattern)한다. 그 후, RIE 와 같은 건식 에칭 기술에 의해, p 형 채널층(40)을 관통함으로써 n 칼럼(20)에 도달하는 트렌치(81)를 형성한다.
그 후, 열 산화 기술(thermal oxidation technique) 또는 화학 기상 증착(CVD: chemical vacuum deposition) 기술 등에 의해 트렌치(81)의 내벽에 게이트 절연막(82)을 형성한다. 그 후, 게이트 절연막(82)에 폴리실리콘(polysilicon)을 형성함으로써 게이트 전극(83)을 형성한다.
그 후, p 형 채널층(40) 상에 포토레지스트(photoresist)를 형성하고, p 형 바디 영역(70)에 대응하는 위치에 개구를 형성하도록 패터닝하며, p 형 채널층(40)으로 p 형 불순물 이온 도핑을 인가한다. 이와 유사하게, 트렌치(81)에 근접한 p 형 채널층(40)의 표층부로 n형 불순물 이온 도핑을 인가하여, n+ 형 소스 영역(50)을 형성한다. n+ 형 소스 영역(50) 사이의 p 형 채널층(40)의 표층부(즉, p 형 바디 영역(70)의 바로 위)로 p 형 불순물 이온 도핑을 인가하여 p+ 형 영역(60)을 형성한다. 그 후, 열 확산을 수행하여, n+ 형 소스 영역(50), p+ 형 영역(60) 및 p 형 바디 영역(70)을 형성할 수 있다. 따라서, 도 1에 도시되는 반도체 장치가 완성 된다.
제1 실시예에 따른 반도체 장치에서, 어밸런치 전류는 다음과 같이 흐른다. 브레이크다운이 n 칼럼(20)에서 발생할 경우, n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30), p 칼럼(30) 상에 위치하고 있는 p 형 채널층(40) 및 p 형 채널층(40)의 표층부에 위치하고 있는 p 형 바디 영역(70)을 경유하여, 어밸런치 전류가 n 칼럼(20)으로부터 p 형 바디 영역(70) 상에 위치하고 있는 p+ 형 영역(60)으로 흐른다. 따라서, p 형 바디 영역(70)의 저항이 p 형 채널층(40)의 저항보다 작으므로, 어밸런치 전류는 p 형 채널층(40)으로부터 p+ 형 바디 영역(70)으로 흐른다. 이에 비해, 브레이크다운이 p 칼럼(30)에서 발생할 경우, p 형 채널층(40) 및 p 형 바디 영역(70)을 경유하여, 어밸런치 전류가 p 칼럼(30)으로부터 p+ 형 영역(60)으로 흐른다.
요약하면, n 칼럼(20)으로부터 흘러나오는 어밸런치 전류는 p+ 형 영역(60)에 도달하고, n+ 형 소스 영역(50)으로 흐르지 않는다. 따라서, 어밸런치 전류가 흐르는 경로는 NPN 도전형 전류 경로가 아니다. 따라서, n 칼럼(20)에서의 브레이크다운의 발생으로 인하여 반도체 장치에서 어밸런치 전류가 흐를 경우에도, 어밸런치 전류는 기생 바이폴라 트랜지스터 동작을 발생시키지 않는다. p 칼럼(30)으로부터 흘러나오는 어밸런치 전류는 항상 p 형 영역을 통하여 흐른다. 따라서, p 칼럼(30)에서의 브레이크다운의 발생으로 인하여 반도체 장치에서 어밸런치 전류가 흐를 경우에도, 어밸런치 전류는 기생 바이폴라 트랜지스터 동작을 발생시키지 않는다. 이러한 방식으로, 반도체 장치는 p 형 바디 영역(70)을 경유하여 p+ 형 영 역(60)으로 어밸런치 전류가 흐르게 함으로써 향상된 어밸런치 내량을 달성한다.
전술한 바와 같이, 제1 실시예에 따른 반도체 장치에서는, p 형 바디 영역(70)이 p+ 형 영역(60)과 접하도록, p 형 바디 영역(70)이 p 채널층(40)의 표층부에 형성되어 있다. 이러한 방법에서는, 반도체 장치에서 발생하는 어밸런치 전류가 p 형 바디 영역(70)을 경유하여 p+ 형 영역(60)으로 흐른다. 그 결과, 반도체 장치에서 브레이크다운이 발생하는 경우에도, 기생 바이폴라 트랜지스터 동작은 발생하지 않아서, 반도체 장치가 향상된 어밸런치 내량을 가질 수 있다.
또한, 제1 실시예에 따른 반도체 장치는 수퍼 정션 구조를 채용한다. 따라서, 반도체 장치는 향상된 어밸런치 내량 뿐만 아니라, 높은 브레이크다운 전압 및 낮은 온저항을 가질 수 있다.
이하, 도 2를 참조하여 본 발명의 제2 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 제1 실시예 및 제2 실시예의 차이점은 다음과 같다. 제1 실시예에서는, 하나의 n 칼럼(20) 및 이 하나의 n 칼럼(20)에 인접하게 위치하고 있는 하나의 p 칼럼(30)으로 구성되어 있는 각각의 칼럼 구조에 하나의 트렌치 게이트 구조가 형성되어 있다. 제2 실시예에서는, 복수의 칼럼 구조마다 하나의 트렌치 게이트 구조가 형성되어 있다.
도 2는 제2 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다. 도 2에 도시되는 바와 같이, 트렌치 게이트 구조가 형성되는 n 칼럼(20)과, 트렌치 게이트 구조가 형성되지 않는 n 칼럼(20)이 교대로 배열되어 있다. 즉, 하나의 트렌치 게이트 구조는 2 개의 칼럼 구조마다 형성되어 있다. 따라서, 인접하는 트렌치 게이트 구조 사이의 간격은 인접하는 칼럼 구조 사이의 간격의 2 배이다. 이하에서는, 트렌치 게이트 구조가 형성되어 있는 n 칼럼(20)을 "제1 n 칼럼(20)"이라 칭하고, 트렌치 게이트 구조가 형성되어 있지 않은 n 칼럼(20)을 "제2 n 칼럼(20)"이라 칭한다.
p 형 바디 영역(70)은 인접하는 트렌치 게이트 구조 사이의 p 형 채널층(40)에 형성되어 있다. 제2 실시예에서, p 형 바디 영역(70)은 p형 채널층(40)을 관통함으로써 칼럼 구조에 도달한다.
p 형 바디 영역(70)은 제2 n 칼럼(20)과 접하고 있으며, 또한 제1 n 칼럼(20) 및 제2 n 칼럼(20) 사이에 위치하고 있는 p 칼럼(30)과 접하고 있다. p 형 바디 영역(70)의 깊이(D1)는 트렌치 게이트 구조의 트렌치(81)의 깊이(D2)보다 더 크다. 도 2에 도시되는 바와 같이, 각각의 깊이(D1, D2)는 반도체 장치의 표층으로부터 측정된다. p+ 형 영역(60)은 n 형 바디 영역(70) 상에 형성되어 있다.
제2 실시예에 따른 반도체 장치에서, 어밸런치 전류는 다음과 같이 흐른다. 트렌치 게이트 구조가 형성되는 제1 n 칼럼(20)에서 브레이크다운이 발생할 경우, 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)과, p 칼럼(30)과 접하고 있는 p 형 바디 영역(70)을 경유하여, 제1 n 칼럼(20)으로부터 p+ 형 영역(60)으로 어밸런치 전류가 흐른다. 이에 비해, 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)에서 브레이크다운이 발생할 경우, p 칼럼(30)과 접하는 p 형 바디 영역(70)을 경유하여 p 칼럼(30)으로부터 p+ 형 영역(60)으로 어밸런치 전류가 흐른다.
p 형 바디 영역(70)이 깊게 형성되어 p 칼럼(30)에 접하고 있으므로, 어밸런치 전류는 p 형 채널층(40)을 통과하지 않고도 p 형 바디 영역(70)으로 흐를 수 있다.
전술한 바와 같이, 제2 실시예에 따른 반도체 장치에서, 인접하는 트렌치 게이트 구조 사이의 간격은 인접하는 칼럼 구조 사이의 간격보다 더 크다. 즉, 하나의 트렌치 게이트 구조가 복수의 칼럼 구조마다 형성되어 있다. 이러한 방법에서는, 트렌치 게이트 구조가 형성되지 않은 제2 n 칼럼(20)이 존재할 수 있다. p 형 바디 영역(70)은 제2 n 칼럼(20) 상의 p 형 채널층(40)에 형성되어 있다. 따라서, 제1 실시예의 것에 비해 제2 실시예의 p 형 바디 영역(70)이 보다 큰 크기 및 깊이를 가질 수 있다. 따라서, 어밸런치 전류가 p 형 바디 영역(70)으로 용이하게 흐를 수 있으므로, 반도체 장치는 향상된 어밸런치 내량을 가질 수 있다.
이하, 도 3a, 3b를 참조하여 본 발명의 제3 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 제2 실시예 및 제3 실시예의 차이점은 다음과 같다. 도 3a에 도시되는 바와 같이, 제2 실시예에서는, 인접하는 트렌치 게이트 구조 사이의 간격이 인접하는 칼럼 구조 사이의 간격의 2 배이다. 도 3b에 도시되는 바와 같이, 제3 실시예에서는, 인접하는 트렌치 게이트 구조 사이의 간격이 인접하는 칼럼 구조 사이의 간격의 2 배 이상이다.
예를 들어, 도 3b에 도시되는 바와 같이, 제3 실시예에서는, 인접하는 트렌치 게이트 구조 사이의 간격이 인접하는 칼럼 구조 사이의 간격의 3 배이다. 이러한 방법에서는, 2 개의 제2 n 칼럼(20)이 인접하는 트렌치 게이트 구조 사이에 위 치할 수 있다. 따라서, 제2 실시예의 것에 비해 제3 실시예의 p 형 바디 영역(70)이 보다 큰 크기 및 깊이를 가질 수 있다.
p 형 바디 영역(70)에 대한 면적을 보다 크게 할수록, p 형 바디 영역(70)이 깊게 형성될 수 있다. 또한, 인접하는 트렌치 게이트 구조 사이의 간격을 보다 크게 할수록, p 형 바디 영역(70)에 대한 면적이 보다 커질 수 있다. 따라서, 인접하는 트렌치 게이트 구조 사이의 간격이 보다 커지도록 트렌치 게이트 구조가 배열되는 것이 바람직하다.
이하, 도 4를 참조하여 본 발명의 제4 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 제3 실시예 및 제4 실시예의 차이점은 다음과 같다. 도 3b에 도시되는 바와 같이, 제3 실시예에서는, p 형 바디 영역(70)이 트렌치 게이트 구조에 근접하게 위치하고 있어서, p 형 바디 영역(70) 및 트렌치 게이트 구조 사이의 거리가 비교적 작다. 따라서, 어밸런치 전류가 반도체 장치에 형성되는 반도체 소자에 영향을 미칠 수 있다.
도 4에 도시된 바와 같이, 제4 실시예에서는, p 형 바디 영역(70)이 트렌치 게이트 구조로부터 멀리 위치하고 있어서, p 형 바디 영역(70) 및 트렌치 게이트 구조 사이의 거리가 비교적 크다. 제3 실시예와 같이, 인접하는 트렌치 게이트 구조 사이의 간격은 인접하는 칼럼 구조 사이의 간격의 3 배이다. 하지만, 제3 실시예의 것에 비해 p 형 바디 영역(70)의 폭은 작다. 구체적으로, p 형 바디 영역(70)은 트렌치 게이트 구조가 형성되는 제1 n 칼럼(20)과 접하고 있지 않다. 또한, p 형 바디 영역(70)은 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)과 접하 고 있지 않다. 즉, p 형 바디 영역(70)은 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30) 사이에 위치하고 있는 칼럼 구조와 접하고 있다.
전술한 바와 같이, 제4 실시예에 따르면, p 형 바디 영역(70)은 트렌치 게이트 구조로부터 멀리 위치하고 있다. 이러한 방법에서는, 어밸런치 전류가 p 형 바디 영역(70)을 경유하여 p+ 형 영역(60)으로 흐르는 경로가 트렌치 게이트 구조로부터 멀리 위치할 수 있다. 따라서, 반도체 장치는 보다 향상된 어밸런치 내량을 가질 수 있다.
이하, 도 5를 참조하여 본 발명의 제5 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 제4 실시예 및 제5 실시예의 차이점은 다음과 같다. 제4 실시예를 포함한 이전 실시예들에서는, n 칼럼(20) 및 p 칼럼(30) 사이의 전하 균형 조건이 일치한다.
제5 실시예에서는, n 칼럼(20) 및 p 칼럼(30) 사이의 전하 균형 조건이 불일치한다. 도 5에 도시되는 바와 같이, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭은 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 작다. 구체적으로, 제1 n 칼럼(20) 및 제2 n 칼럼(20)의 각각의 폭은 1.7 ㎛ 이고, 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭은 1.0 ㎛ 이며, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭은 0.8 ㎛ 이다.
제1 n 칼럼(20)에서의 n 형 캐리어의 수는 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)에서의 p 형 캐리어의 수와 동일하다. 따라서, 반도체 장치는 향상된 브레이크다운 전압을 가질 수 있다. 이에 비해, 제2 n 칼럼(20)에서의 n 형 캐리어의 수는, p 형 바디 영역(70)과 접하고 있으며 제2 n 칼럼(20) 사이에 위치하고 있는 p 칼럼(30)에서의 p 형 캐리어의 수보다 더 크다. 이 구조는 보다 낮은 전압에서 브레이크다운이 발생할 수 있도록 할 수 있다. 하지만, 이 구조는 p 형 바디 영역(70) 바로 아래의 도 5에서 원으로 표시된 부분에서 브레이크다운이 발생하는 것을 허용할 수 있다. 구체적으로, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 상부에서 브레이크다운이 발생한다.
도 5에서 화살표로 나타낸 바와 같이, 브레이크다운으로 인한 어밸런치 전류는 p 칼럼(30)으로부터 p 형 바디 영역(70)으로 직접 흐른다. 따라서, 기생 바이폴라 트랜지스터 동작이 발생하지 않아서, 반도체 장치가 향상된 어밸런치 내량을 가질 수 있다.
전술한 바와 같이, 제5 실시예에 따르면, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭은 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 작다. 이러한 방법에서는, p 형 바디 영역(70)과 접하고 있는 칼럼 구조의 n 칼럼(20) 및 p 칼럼(30) 사이의 전하 균형 조건이 불일치할 수 있다. 따라서, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 상부에서 어밸런치 브레이크다운이 발생한다. 브레이크다운으로 인한 어밸런치 전류는 p 칼럼(30)으로부터 p 형 바디 영역(70)으로 직접 흐른다. 따라서, 어밸런치 전류가 제1 n 칼럼(20)으로 흐르는 것을 방지하여, 반도체 장치가 향상된 어밸런치 내량을 가질 수 있다.
p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭을 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 작게 설정함으로써, 제5 실시예의 결과를 얻는다. 이와 달리, 제2 n 칼럼(20)의 폭을 제1 n 칼럼(20)의 폭보다 더 크게 설정함으로써 동일한 결과를 얻을 수 있다.
이하, 도 6을 참조하여 본 발명의 제6 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 제5 실시예 및 제6 실시예의 차이점은 다음과 같다. 제5 실시예에서는, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭이 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 작다.
반대로, 제6 실시예에서는, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭이 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 크다. 구체적으로, 도 6에 도시되는 바와 같이, 제1 n 칼럼(20) 및 제2 n 칼럼(20)의 각각의 폭은 1.7 ㎛ 이고, 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭은 1.0 ㎛ 이며, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭은 1.2 ㎛ 이다.
제1 n 칼럼(20)에서의 n 형 캐리어의 수는 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)에서의 p 형 캐리어의 수와 동일하다. 이에 비해, 제2 n 칼럼(20)에서의 n 형 캐리어의 수는, p 형 바디 영역(70)과 접하고 있으며 제2 n 칼럼(20) 사이에 위치하고 있는 p 칼럼(30)에서의 p 형 캐리어의 수보다 더 적다. 이 구조는 보다 낮은 전압에서 브레이크다운이 발생할 수 있도록 할 수 있다. 하지만, 이 구조는 도 6에서 원으로 표시된 부분 즉, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 하부에서 브레이크다운이 발생하는 것을 허용할 수 있다. 구체적으로, p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 기판(10) 측에서 브레이크다운이 발생한다. 도 6에서 화살표로 나타낸 바와 같이, 브레이크다운으로 인한 어밸런치 전류는 p 칼럼(30)으로부터 p 형 바디 영역(70)으로 직접 흐른다. 따라서, 기생 바이폴라 트랜지스터 동작이 발생하지 않아서, 반도체 장치가 향상된 어밸런치 내량을 가질 수 있다.
p 형 바디 영역(70)과 접하고 있는 p 칼럼(30)의 폭을 제1 n 칼럼(20)에 인접하게 위치하고 있는 p 칼럼(30)의 폭보다 더 크게 설정함으로써, 제6 실시예의 결과를 얻는다. 이와 달리, 제2 n 칼럼(20)의 폭을 제1 n 칼럼(20)의 폭보다 더 적게 설정함으로써 동일한 결과를 얻을 수 있다.
이하, 도 7을 참조하여 본 발명의 제7 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 이전 실시예들 및 제7 실시예 사이의 차이점은 다음과 같다. 예를 들어, 도 2에 도시되는 바와 같이, 이전 실시예들에서는, 하나의 트렌치 게이트 구조 및 하나의 p 형 바디 영역(70)이 교대로 배열되어, 하나의 트렌치 게이트 구조가 인접하는 p 형 바디 영역(70) 사이에 위치하고 있다. 따라서, 트렌치 게이트 구조는 규칙적인 간격으로 배열된다. 제7 실시예에서는, 복수의 트렌치 게이트 구조 및 하나의 p 형 바디 영역(70)이 교대로 배열되어, 복수의 트렌치 게이트 구조가 인접하는 p 형 바디 영역(70) 사이에 위치하고 있다. 예를 들어, 도 7에 도시되는 바와 같이, 2 개의 트렌치 게이트 구조는 인접하는 p 형 바디 영역(70) 사이에 위치하고 있다. 따라서, 트렌치 게이트 구조는 불규칙한 간격으로 배열된다.
즉, 트렌치 게이트 구조가 빽빽하게 배열되어 있는 제1 패턴 및 트렌치 게이트 구조가 느슨하게 배열되어 있는 제2 패턴으로 트렌치 게이트 구조가 배열되어 있다. 제1 패턴에서는, 하나의 트렌치 게이트 구조가 모든 칼럼 구조마다 형성되어 있다. 제2 패턴에서는, 하나의 트렌치 게이트 구조가 둘 이상의 칼럼 구조마다 형성되어 있다. 하나의 p 형 바디 영역(70)은 제2 패턴으로 배열되어 있는 인접하는 트렌치 게이트 구조 사이에 형성되어 있다. 이러한 방법에서는, p 형 바디 영역(70)이 보다 큰 크기 및 깊이를 가질 수 있어서, 반도체 장치가 향상된 어밸런치 내량을 가질 수 있다. 또한, 트렌치 게이트 구조가 제1 패턴으로 배열되어 있는 부분에 전류 흐름이 집중될 수 있으므로, 온저항이 작아질 수 있다.
이하, 도 8을 참조하여 본 발명의 제8 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 이전 실시예 및 제8 실시예 사이의 차이점은 다음과 같다. 이전 실시예에서, 트렌치 게이트 구조의 길이 방향은 n 칼럼(20) 및 p 칼럼(30)이 교대로 배열되어 있는 배열 방향에 직교하여, n 칼럼(20) 및 p 칼럼(30) 사이의 계면의 평면 방향이 트렌치 게이트 구조의 길이 방향에 평행하게 된다. 이에 비해, 제8 실시예에서는, 트렌치 게이트 구조의 길이 방향이 n 칼럼(20) 및 p 칼럼(30)이 교대로 배열되어 있는 배열 방향에 평행하여, n 칼럼(20) 및 p 칼럼(30) 사이의 계면의 평면 방향이 트렌치 게이트 구조의 길이 방향에 직교하게 된다.
도 8에 도시되는 바와 같이, n 칼럼(20) 및 p 칼럼(30)으로 구성되어 있는 수퍼 정션 구조는 n+ 형 기판(10) 상에 형성되어 있다. p 형 채널층(40)은 수퍼 정션 구조의 표층부에 형성되어 있다.
트렌치(81)는 p 형 채널층(40)을 관통함으로써, 수퍼 정션 구조에 도달한다. 트렌치(81)의 길이 방향은 n 칼럼(20) 및 p 칼럼(30)이 교대로 배열되어 있는 배열 방향에 평행하다. 따라서, n 칼럼(20) 및 p 칼럼(30) 사이의 계면의 평면 방향은 트렌치(81)의 길이 방향에 직교한다. 트렌치(81)의 내벽은 게이트 절연막(82)으로 덮여 있으며, 게이트 전극(83)은 게이트 절연막(82)을 통하여 트렌치(81) 내에 형성되어 있다. 따라서, 트렌치(81), 게이트 절연막(82), 및 게이트 전극(83)은 트렌치 게이트 구조를 형성한다.
n+ 형 소스 영역(50)은 p 형 채널층(40)의 표층부에 형성되어 있으며, 트렌치(81)의 외측벽에 근접하게 위치하고 있다. p+ 형 영역(60)은 n+ 형 소스 영역(50) 사이의 p 형 채널층(40)의 표층부에 형성되어 있다.
p 형 바디 영역(70)은 인접하는 트렌치 게이트 구조 사이에 위치하고 있다. p 형 바디 영역(70)은 p 형 채널층(40)에 형성되어 있으며, p 형 채널층(40)을 관통함으로써 수퍼 정션 구조에 도달한다.
이전 실시예들에서는, 트렌치 게이트 구조가 칼럼 구조의 n 칼럼(20) 상에 형성되어 있으므로, 인접하는 트렌치 게이트 구조 사이의 간격이 인접하는 n 칼럼(20) 사이의 간격의 정수배이어야 한다. 이에 비해, 제8 실시예에 따르면, 인접하는 트렌치 게이트 구조 사이의 간격이 유연하게 결정될 수 있다. 따라서, 게이트-드레인 전하(Qgd)와, 온저항(Ron) 및 게이트-드레인 전하(Qgd)의 곱(즉, Ron × Qgd)과 같은 파라미터는 어밸런치 내량을 증가시키도록 최적화될 수 있다.
이하, 도 9a, 9b를 참조하여 본 발명의 제9 실시예에 따른 수퍼 정션 반도체 장치를 설명한다. 본 발명자는 도 8에 도시되는 반도체 장치를 이용하여, 파라미터 Ron × Qgd 와, 인접하는 칼럼 구조 사이의 간격에 대한 인접하는 트렌치 게이트 구조 사이의 간격의 비율 사이의 관계를 연구하였다. 또한, 본 발명자는 도 8에 도시되는 반도체 장치를 이용하여, 소스-드레인 포화 전류 Isat 와, 칼럼 간격에 대한 게이트 간격의 비율 사이의 관계를 연구하였다.
도 9a는 파라미터 Ron × Qgd 와, 칼럼 간격에 대한 게이트 간격의 비율 사이의 관계를 도시하고, 도 9b는 포화 전류 Isat 와, 칼럼 간격에 대한 게이트 간격의 비율 사이의 관계를 도시한다. 파라미터 Ron × Qgd 가 더 작아질수록, 반도체 장치는 더 신속하게 동작할 수 있다. 따라서, 파라미터 Ron × Qgd 가 작아지는 것이 바람직하다.
도 9a에 도시되는 바와 같이, 칼럼 간격에 대한 게이트 간격의 비율이 8 이상인 범위 내에서는, 파라미터 Ron × Qgd 가 포화한다(즉, 일정하다). 이에 비해, 도 9b에 도시되는 바와 같이, 칼럼 간격에 대한 게이트 간격의 비율이 8 이상인 범위 내에서는, 칼럼 간격에 대한 게이트 간격의 비율이 증가함에 따라 포화 전류 Isat 은 감소한다. 포화 전류 Isat 의 감소는 칩 크기를 증가시킬 필요성을 야기한다. 따라서, 칼럼 간격에 대한 게이트 간격의 비율이 8 이하인 것이 바람직하다. 즉, 하나의 트렌치 게이트 구조가 8 이하의 칼럼 구조마다 형성되어 있는 것이 바람직하다.
본 발명자는 도 9a, 9b에 도시되는 관계가 도 1 내지 7에 도시되는 반도체 장치에도 적용된다는 것을 확인하였다. 전술한 바와 같이, 도 7에 도시되는 반도체 장치에서는, 트렌치 게이트 구조가 불규칙한 간격으로 배열되어 있다. 도 7의 경우에서는, 불규칙한 간격의 평균이 계산되며, 계산된 평균을 이용하여 칼럼 간격에 대한 게이트 간격의 비율이 계산된다. 불규칙한 간격의 평균은 인접하는 트렌치 게이트 구조의 중심 사이의 거리의 평균이다.
전술한 실시예들은 다양한 방식으로 변경될 수 있다. 예를 들어, 실시예들에서 구체화된 폭 및 불순물 농도는 개별 설계에 따라 변할 수 있다. 도 2에 도시되는 바와 같이, p 형 바디 영역(70)의 깊이가 트렌치 게이트 구조의 트렌치(81)의 깊이보다 더 큰 것이 바람직하다. 이와 달리, 도 3a에 도시되는 바와 같이, p 형 바디 영역(70)의 깊이가 트렌치 게이트 구조의 트렌치(81)의 깊이 이하일 수 있다. 실시예들은 필요성에 따라 함께 결합될 수 있다. 예를 들어, 제8 실시예는 제1 실시예 내지 제7 실시예의 각각과 결합될 수 있다. 구체적으로, 제1 실시예 내지 제7 실시예의 각각에서는, n 칼럼(20) 및 p 칼럼(30) 사이의 계면의 평면 방향이 트렌치 게이트 구조의 길이 방향에 직교할 수 있다.
이러한 변화들 및 변경들은 부가된 청구항에 의해 정의되는 바와 같은 본 발명의 범위 내에 속하는 것으로 이해되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 3a는 도 2의 반도체 장치의 단면을 예시하는 도면이고, 도 3b는 본 발명의 제3 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 7은 본 발명의 제7 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 8은 본 발명의 제8 실시예에 따른 반도체 장치의 단면을 예시하는 도면이다.
도 9a는 파라미터 Ron × Qgd 와, 인접하는 칼럼 구조 사이의 간격에 대한 인접하는 트렌치 게이트 구조 사이의 간격의 비율 사이의 관계를 예시하는 도면이고, 도 9b는 포화 전류와, 인접하는 칼럼 구조 사이의 간격에 대한 인접하는 트렌 치 게이트 구조 사이의 간격의 비율 사이의 관계를 예시하는 도면이다.

Claims (19)

  1. 반도체 장치에 있어서,
    제1 도전형 기판(10);
    상기 기판 상에 배치되어 있는 수퍼 정션층 - 상기 수퍼 정션층은 상기 기판의 평면 방향에서 교대로 배열되어 있는 복수의 제1 도전형의 제1 영역(20) 및 복수의 제2 도전형의 제2 영역(30)을 포함함 -;
    상기 수퍼 정션층의 표층부에 형성되어 있는 제2 도전형 채널층(40);
    복수의 트렌치 게이트 구조 - 상기 각 트렌치 게이트 구조는 트렌치(81), 게이트 절연층(82) 및 게이트 전극(83)을 포함하고, 상기 트렌치는 채널층을 관통하여 상기 수퍼 정션층의 복수의 제1 영역 중의 대응하는 하나에 도달하고, 상기 게이트 절연층은 상기 트렌치의 내벽에 배치되고, 상기 게이트 전극은 상기 게이트 절연층을 통하여 상기 트렌치에 배치됨 -;
    상기 채널층의 표층부에 형성되어 있고, 상기 트렌치의 외측벽에 근접하게 위치하고 있는 제1 도전형 소스 영역(50);
    상기 채널층의 표층부에 형성되어 있고, 인접하는 소스 영역 사이에 위치하고 있으며, 상기 채널층의 불순물 농도보다 더 큰 불순물 농도를 가지는 제2 도전형의 제3 영역(60); 및
    인접하는 트렌치 게이트 구조 사이의 상기 채널층에 형성되어 있고, 상기 제3 영역과 접하고 있는 제2 도전형 바디 영역(70)을 포함하고,
    상기 수퍼 정션층의 복수의 제1 영역 및 복수의 제2 영역은 복수의 칼럼 구조를 형성하고 - 상기 복수의 칼럼 구조의 각각은 하나의 제1 영역 및 상기 하나의 제1 영역에 인접하는 하나의 제2 영역을 포함함 -,
    하나의 트렌치 게이트 구조는 둘 이상의 칼럼 구조마다 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    하나의 트렌치 게이트 구조는 8 이하의 칼럼 구조마다 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 바디 영역은 상기 수퍼 정션층에 도달하는
    것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 바디 영역의 깊이는 상기 트렌치의 깊이보다 더 크고,
    각각의 깊이는 상기 반도체 장치의 표층으로부터 측정되는
    것을 특징으로 하는 반도체 장치.
  6. 제 1 항 및 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 수퍼 정션층의 제1 영역 및 제2 영역 사이의 계면의 평면 방향은 상기 트렌치 게이트 구조의 길이 방향에 평행한
    것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 바디 영역은 상기 트렌치 게이트 구조가 각각 형성되어 있는 상기 제1 영역과 접하고 있지 않고,
    상기 바디 영역은 상기 제1 영역에 각각 인접하게 위치하고 있는 제2 영역과 접하고 있지 않고,
    적어도 2 개의 제1 영역과, 상기 적어도 2 개의 제1 영역 사이에 끼어있는 적어도 하나의 제2 영역은 상기 바디 영역이 접하고 있지 않은 상기 제2 영역 사이 에 위치하고 있고,
    상기 바디 영역은 상기 적어도 하나의 제2 영역과 접하고 있는
    것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역에서의 캐리어의 수는 상기 제1 영역에 인접하게 위치하고 있는 각각의 제2 영역에서의 캐리어의 수와 동일하고,
    상기 바디 영역과 접하고 있는 상기 제1 영역 각각에서의 캐리어의 수는 상기 바디 영역과 접하고 있으며 상기 바디 영역과 접하고 있는 상기 제1 영역 사이에 끼어있는 상기 제2 영역에서의 캐리어의 수보다 더 큰
    것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 바디 영역과 접하고 있는 상기 제1 영역의 폭이 상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역의 폭 보다 더 크거나, 상기 바디 영역과 접하고 있는 상기 제2 영역의 폭이 상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역에 인접하게 위치하고 있는 각각의 제2 영역의 폭보다 더 작은
    것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역에서의 캐리어의 수는 상기 제1 영역에 인접하게 위치하고 있는 각각의 제2 영역에서의 캐리어의 수와 동일하고,
    상기 바디 영역과 접하고 있는 상기 제2 영역에서의 캐리어의 수는 상기 바디 영역과 접하고 있는 상기 제2 영역에 인접하게 위치하고 있는 각각의 제1 영역에서의 캐리어의 수보다 더 큰
    것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 바디 영역과 접하고 있는 상기 제2 영역의 폭이 상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역에 인접하게 위치하고 있는 각각의 제2 영역의 폭보다 더 크거나, 상기 바디 영역과 접하고 있는 상기 제1 영역의 폭이 상기 트렌치 게이트 구조가 형성되어 있는 상기 제1 영역의 폭보다 더 작은
    것을 특징으로 하는 반도체 장치.
  12. 반도체 장치에 있어서,
    제1 도전형 기판(10);
    상기 기판 상에 배치되어 있는 수퍼 정션층 - 상기 수퍼 정션층은 상기 기판의 평면 방향에서 교대로 배열되어 있는 복수의 제1 도전형의 제1 영역(20) 및 복수의 제2 도전형의 제2 영역(30)을 포함함 -;
    상기 수퍼 정션층의 표층부에 형성되어 있는 제2 도전형 채널층(40);
    복수의 트렌치 게이트 구조 - 상기 각 트렌치 게이트 구조는 트렌치(81), 게이트 절연층(82) 및 게이트 전극(83)을 포함하고, 상기 트렌치는 채널층을 관통하여 상기 수퍼 정션층의 복수의 제1 영역 중의 대응하는 하나에 도달하고, 상기 게이트 절연층은 상기 트렌치의 내벽에 배치되고, 상기 게이트 전극은 상기 게이트 절연층을 통하여 상기 트렌치에 배치됨 -;
    상기 채널층의 표층부에 형성되어 있고, 상기 트렌치의 외측벽에 근접하게 위치하고 있는 제1 도전형 소스 영역(50);
    상기 채널층의 표층부에 형성되어 있고, 인접하는 소스 영역 사이에 위치하고 있으며, 상기 채널층의 불순물 농도보다 더 큰 불순물 농도를 가지는 제2 도전형의 제3 영역(60); 및
    인접하는 트렌치 게이트 구조 사이의 상기 채널층에 형성되어 있고, 상기 제3 영역과 접하고 있는 제2 도전형 바디 영역(70)을 포함하고,
    상기 수퍼 정션층의 복수의 제1 영역 및 복수의 제2 영역은 복수의 칼럼 구 조를 형성하고, 상기 복수의 칼럼 구조의 각각은 하나의 제1 영역 및 상기 하나의 제1 영역에 인접하는 하나의 제2 영역을 포함하고,
    상기 복수의 트렌치 게이트 구조는 하나의 트렌치 게이트 구조가 모든 칼럼 구조마다 형성되어 있는 제1 패턴으로 배열되어 있고, 하나의 트렌치 게이트 구조가 둘 이상의 칼럼 구조마다 형성되어 있는 제2 패턴으로 배열되어 있고,
    상기 바디 영역은 상기 제2 패턴으로 배열된 인접하는 트렌치 게이트 구조 사이의 채널층에 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제2 패턴에서, 하나의 트렌치 게이트 구조는 8 이하의 칼럼 구조마다 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 바디 영역은 상기 수퍼 정션층에 도달하는
    것을 특징으로 하는 반도체 장치.
  15. 제 12 항 내지 제 14 항 중의 어느 한 항에 있어서,
    상기 바디 영역의 깊이는 상기 트렌치의 깊이보다 더 크고,
    각각의 깊이는 상기 반도체 장치의 표층으로부터 측정되는
    것을 특징으로 하는 반도체 장치.
  16. 반도체 장치에 있어서,
    제1 도전형 기판(10);
    상기 기판 상에 배치되어 있는 수퍼 정션층 - 상기 수퍼 정션층은 상기 기판의 평면 방향에서 교대로 배열되어 있는 복수의 제1 도전형의 제1 영역(20) 및 복수의 제2 도전형의 제2 영역(30)을 포함함 -;
    상기 수퍼 정션층의 표층부에 형성되어 있는 제2 도전형 채널층(40);
    복수의 트렌치 게이트 구조 - 상기 각 트렌치 게이트 구조는 트렌치(81), 게이트 절연층(82) 및 게이트 전극(83)을 포함하고, 상기 트렌치는 채널층을 관통하여 상기 수퍼 정션층의 복수의 제1 영역 중의 대응하는 하나에 도달하고, 상기 게이트 절연층은 상기 트렌치의 내벽에 배치되고, 상기 게이트 전극은 상기 게이트 절연층을 통하여 상기 트렌치에 배치됨 -;
    상기 채널층의 표층부에 형성되어 있고, 상기 트렌치의 외측벽에 근접하게 위치하고 있는 제1 도전형 소스 영역(50);
    상기 채널층의 표층부에 형성되어 있고, 인접하는 소스 영역 사이에 위치하고 있으며, 상기 채널층의 불순물 농도보다 더 큰 불순물 농도를 가지는 제2 도전형의 제3 영역(60); 및
    인접하는 트렌치 게이트 구조 사이의 상기 채널층에 형성되어 있고, 상기 제3 영역과 접하고 있는 제2 도전형 바디 영역(70)을 포함하고,
    상기 수퍼 정션층의 제1 영역 및 제2 영역 사이의 계면의 평면 방향은 상기 트렌치 게이트 구조의 길이 방향에 직교하는
    것을 특징으로 하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 바디 영역은 상기 수퍼 정션층에 도달하는
    것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 바디 영역의 깊이는 상기 트렌치의 깊이보다 더 크고,
    각각의 깊이는 상기 반도체 장치의 표층으로부터 측정되는
    것을 특징으로 하는 반도체 장치.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 수퍼 정션층의 복수의 제1 영역 및 복수의 제2 영역은 복수의 칼럼 구조를 형성하고 있고, 상기 복수의 칼럼 구조의 각각은 하나의 제1 영역 및 상기 하나의 제1 영역에 인접하는 하나의 제2 영역을 포함하고,
    인접하는 칼럼 구조 사이의 간격에 대한 인접하는 트렌치 게이트 구조 사이의 간격의 비율은 1 이상에서 8 이하인
    것을 특징으로 하는 반도체 장치.
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