CN103123893A - 提高超级结产品良率的工艺方法 - Google Patents

提高超级结产品良率的工艺方法 Download PDF

Info

Publication number
CN103123893A
CN103123893A CN2011103720208A CN201110372020A CN103123893A CN 103123893 A CN103123893 A CN 103123893A CN 2011103720208 A CN2011103720208 A CN 2011103720208A CN 201110372020 A CN201110372020 A CN 201110372020A CN 103123893 A CN103123893 A CN 103123893A
Authority
CN
China
Prior art keywords
compensation
groove width
wafer
zone
super junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011103720208A
Other languages
English (en)
Inventor
张帅
钟秋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2011103720208A priority Critical patent/CN103123893A/zh
Publication of CN103123893A publication Critical patent/CN103123893A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种提高超级结产品良率的工艺方法，步骤一、根据超级结产品击穿电压的晶圆面内分布图确定晶圆内需要进行沟槽宽度补偿的区域和补偿数值；步骤二、根据得到的沟槽宽度补偿的区域和补偿数值，采用光刻工艺方法对需要沟槽宽度补偿的区域进行补偿。本发明能使晶圆面内击穿电压分布均一，进而提高产品的良率。

Description

提高超级结产品良率的工艺方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种提高超级结产品良率的工艺方法。
背景技术
深沟槽超级结产品是在深沟槽内用填充工艺(如EPI工艺)填入与衬底相反型的掺杂硅来实现的。深沟槽超级结的击穿电压是由多种因素决定的，如沟槽宽度，沟槽深度以及沟槽填充掺杂硅的浓度等。在实际的深沟槽超级结产品加工中，沟槽刻蚀(沟槽深度和沟槽宽度)及沟槽填充(比如外延填充浓度)由于受到工艺因素的限制，会导致沟槽深度，沟槽宽度以及填充浓度在晶圆面内分布不均，这就使得深沟槽超级结产品的击穿电压在晶圆面内的均一性更难控制，从而降低了产品的良率。
发明内容
本发明要解决的技术问题是提供一种提高超级结产品良率的工艺方法，能使晶圆面内击穿电压分布均一，进而提高产品的良率。
为解决上述技术问题，本发明的提高超级结产品良率的工艺方法是采用如下技术方案实现的：
步骤一、根据超级结产品击穿电压的晶圆面内分布图确定晶圆内需要进行沟槽宽度补偿的区域和补偿数值；
步骤二、根据得到的沟槽宽度补偿的区域和补偿数值，采用光刻工艺方法对需要沟槽宽度补偿的区域进行补偿。
本发明的方法，在不改变沟槽刻蚀工艺方法和填充沟槽工艺方法的基础上，通过光刻对沟槽宽度进行控制，以补偿沟槽刻蚀工艺方法和填充沟槽工艺方法带来的晶圆面内分布不均，从而达到提高深沟槽超级结产品良率的效果。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
附图是提高超级结产品良率的工艺方法流程图。
具体实施方式
深沟槽超级结产品击穿电压的分布对沟槽内填充的杂质分布非常敏感，而沟槽内填充的杂质总量是由沟槽宽度，沟槽深度以及沟槽填充等多个因素综合决定的。
沟槽刻蚀宽度的晶圆面内趋势是从晶圆中心到晶圆边缘越来越宽。而沟槽填充浓度的晶圆面内趋势是从晶圆中心到晶圆边缘越来越高。因此基于沟槽刻蚀和沟槽填充的双重影响，最终导致深沟槽超级结产品击穿电压的晶圆面内均一性将更差(面内击穿电压Range约70V)，因而降低了产品的良率。
为了解决深沟槽超级结产品因晶圆面内沟槽深度，沟槽宽度和填充浓度分布不均带来的产品击穿电压不均的问题，本发明提出了改进的方法，能使晶圆面内击穿电压分布均一，进而提高产品的良率。具体方法是(结合附图)：
根据超级结产品击穿电压的晶圆面内分布图确定晶圆内需要进行沟槽宽度补偿的区域和补偿数值。
根据得到的晶圆内需要进行沟槽宽度补偿的区域和补偿数值，采用光刻工艺方法对需要沟槽宽度补偿的区域进行补偿。
沟槽宽度补偿的区域是指晶圆内击穿电压较低的区域。
沟槽宽度补偿的区域可以根据击穿电压分布对沟槽宽度进行晶圆面内单一或多重区域补偿。
补偿数值可以根据击穿电压的差额进行光刻工艺的单一或多重水准补偿。
晶圆面内沟槽可以进行多种宽度补偿。
采用光刻工艺方法进行补偿时，是对晶圆以曝光单元为单位进行补偿。
沟槽宽度补偿后通过沟槽刻蚀工艺方法在硅片表面形成不同区域的沟槽宽度差异，来补偿沟槽填充带来的不均匀性，形成在晶圆内的沟槽杂质总量均一分布，达到晶圆面内击穿电压分布均一的效果。
采用本发明的方法，可以对由于受沟槽刻蚀和沟槽填充影响导致击穿电压下降的区域进行沟槽宽度控制，将击穿电压的晶圆面内范围控制在40V以内，显著提高超级结产品的面内击穿电压的均一性，从而提高产品的良率。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种提高超级结产品良率的工艺方法，其特征在于：
步骤一、根据超级结产品击穿电压的晶圆面内分布图确定晶圆内需要进行沟槽宽度补偿的区域和补偿数值；
步骤二、根据得到的沟槽宽度补偿的区域和补偿数值，采用光刻工艺方法对需要沟槽宽度补偿的区域进行补偿。
2.如权利要求1所述的工艺方法，其特征在于：步骤一所述的确定晶圆内需要进行沟槽宽度补偿的区域是指晶圆内击穿电压低的区域。
3.如权利要求1所述的工艺方法，其特征在于：实施步骤二进行沟槽宽度补偿时，可以根据击穿电压分布对沟槽宽度进行晶圆面内单一或多重区域补偿。
4.如权利要求1所述的工艺方法，其特征在于：实施步骤二进行沟槽宽度补偿时，补偿数值可以根据击穿电压的差额进行光刻的单一或多重水准补偿。
5.如权利要求1所述的工艺方法，其特征在于：实施步骤二进行沟槽宽度补偿时，晶圆面内沟槽可以进行多种宽度补偿。
6.如权利要求1所述的工艺方法，其特征在于：实施步骤二采用光刻进行沟槽宽度补偿时，是对晶圆以曝光单元为单位进行补偿。
CN2011103720208A 2011-11-21 2011-11-21 提高超级结产品良率的工艺方法 Pending CN103123893A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011103720208A CN103123893A (zh) 2011-11-21 2011-11-21 提高超级结产品良率的工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011103720208A CN103123893A (zh) 2011-11-21 2011-11-21 提高超级结产品良率的工艺方法

Publications (1)

Publication Number Publication Date
CN103123893A true CN103123893A (zh) 2013-05-29

Family

ID=48454835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011103720208A Pending CN103123893A (zh) 2011-11-21 2011-11-21 提高超级结产品良率的工艺方法

Country Status (1)

Country Link
CN (1) CN103123893A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702709A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072068A (ja) * 2002-06-14 2004-03-04 Fuji Electric Holdings Co Ltd 半導体素子
CN101308848A (zh) * 2007-05-17 2008-11-19 株式会社电装 半导体器件
CN201699016U (zh) * 2010-06-21 2011-01-05 西安龙腾新能源科技发展有限公司 基于超结技术制备的高压功率场效应管

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004072068A (ja) * 2002-06-14 2004-03-04 Fuji Electric Holdings Co Ltd 半導体素子
CN101308848A (zh) * 2007-05-17 2008-11-19 株式会社电装 半导体器件
CN201699016U (zh) * 2010-06-21 2011-01-05 西安龙腾新能源科技发展有限公司 基于超结技术制备的高压功率场效应管

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702709A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
CN105702709B (zh) * 2016-01-29 2018-08-21 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法

Similar Documents

Publication Publication Date Title
KR20150032425A (ko) 초접합 반도체 소자 및 제조 방법
CN104658889B (zh) 两次沟槽型超级结器件的对准标记制造方法
KR20110112642A (ko) 반도체 집적회로 장치 및 그 제조방법
CN103441096A (zh) 一种冗余图形填充方法
CN102543667A (zh) 硅片上被对准层图形的形成方法
CN103811328B (zh) 防止多层外延生长时背面形成多晶颗粒的方法及背封结构
CN105914133B (zh) 一种变掺杂结终端制备方法
CN105609411A (zh) 改善hcd氮化硅片均匀性的方法
US20170110537A1 (en) Deep trench isolation structures and systems and methods including the same
CN103123893A (zh) 提高超级结产品良率的工艺方法
CN104299908B (zh) Vdmos及其制造方法
CN105047647B (zh) 厚外延工艺中光刻对准标记的制作方法
CN116646252A (zh) 超级结器件的制造方法、超级结器件、芯片和电路
CN104638004B (zh) 超级结mosfet器件的结构
US9312382B2 (en) High voltage transistor device with reduced characteristic on resistance
CN102891135B (zh) 一种半导体器件及其形成方法
CN102456715A (zh) 一种半导体器件结构及其制作方法
CN106098781B (zh) 一种沟槽结构的vdmos
CN105206608B (zh) 一种双管芯的沟渠式mosfet加工方法
CN103035502A (zh) Igbt栅极沟槽多晶硅的填充方法
CN104183625B (zh) 补偿器件
CN102751313B (zh) 超级结器件及制造方法
CN105513953B (zh) 改善高压器件性能随衬底电阻率变化的工艺控制方法
CN105047565B (zh) 超级结深沟槽的制造方法
CN104795327B (zh) 一种制作平面型vdmos的方法及平面型vdmos

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140107

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140107

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130529