JP2010056510A - 半導体装置 - Google Patents

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Abstract

【課題】より簡便な構成で、耐圧が高く、オン抵抗の低い半導体装置を提供すること
【解決手段】本発明にかかる半導体装置は、スーパージャンクション構造を有するＭＯＳＦＥＴセルと、ＭＯＳＦＥＴと並列に接続され、ＭＯＳＦＥＴセルと同じ平面形状を有するダイオードセルとを有する半導体装置であって、ＭＯＳＦＥＴセルは、半導体基板９上に形成された第１導電型のエピタキシャル層８と、エピタキシャル層８に形成されたゲート電極４及び第２導電型の第１コラム領域１と、エピタキシャル層８の表面に形成された第２導電型の第１ベース領域５と、第１ベース領域５の表面に形成された第１導電型のソース領域とを備え、ダイオードセルは、エピタキシャル層８に形成された、第１コラム領域１より幅の広い第２導電型の第２コラム領域１１と、エピタキシャル層８の表面に形成された第２導電型の第２ベース領域５とを備えるものである。
【選択図】図２

Description

本発明は、半導体装置に関し、特に詳しくはスーパージャンクション構造を有する高耐圧半導体装置に関する。
高耐圧半導体装置として、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等が用いられている。高耐圧ＭＯＳＦＥＴの重要な特性には、オン抵抗とブレークダウン耐圧がある。これらオン抵抗とブレークダウン耐圧は、電界緩和層として用いられるエピタキシャル層の抵抗率に依存し、エピタキシャル層中の不純物添加濃度を高くして抵抗率(エピタキシャル抵抗)を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧が低下してしまうといったトレードオフの関係にある。
ＭＯＳＦＥＴのオン抵抗は、主として、以下に示す（１）式に表すことができる。
Ｒｏｎ＝Ｒｃｔ＋Ｒｃｈ＋Ｒｅｐｉ＋Ｒｓｕｂ ・・・（１）
Ｒｏｎ：オン抵抗
Ｒｃｔ：コンタクト抵抗
Ｒｃｈ：チャネル抵抗
Ｒｅｐｉ：エピタキシャル抵抗
Ｒｓｕｂ：基板抵抗
（１）式より、オン抵抗には、エピタキシャル抵抗のほか、主にコンタクト抵抗、チャネル抵抗、基板抵抗といった成分が含まれていることが分かる。
これらの成分のうち、チャネル抵抗Ｒｃｈ成分を低減することによってオン抵抗を低減したものが、縦型パワーＭＯＳＦＥＴである。縦型パワーＭＯＳＦＥＴでは、従来の横型パワーＭＯＳＦＥＴよりも素子内のチャネル幅総和を増加させることで、ブレークダウン耐圧を維持しつつ、（１）式のチャネル抵抗Ｒｃｈ成分を低減している。そのため、縦型パワーＭＯＳＦＥＴは、従来の横型パワーＭＯＳＦＥＴよりも集積度に優れた、低オン抵抗かつ高耐圧のＭＯＳＦＥＴとして知られている。
近年、縦型ＭＯＳＦＥＴにおいてブレークダウン耐圧特性を維持したままオン抵抗を劇的に低減可能な技術として、スーパージャンクション（超接合）構造が提案されている（例えば、特許文献１〜３）。図２０は、従来のスーパージャンクション構造を有する縦型ＭＯＳＦＥＴタイプの半導体装置２００の平面レイアウト図である。図２１は、図２０のXXI−XXI断面図である。従来の半導体装置２００は、図２０の点線で示すように、単位セルが周期的に配置された平面レイアウトを有している。図２０では、正方形の単位セルが互い違いに配置（正方千鳥配置）された例を示している。
また、半導体装置２００は、図２１に示すように、第１導電型（例えばｎ型）の半導体基板９の主面（図２１における上側の面）上に、電界緩和層として機能する第１導電型のエピタキシャル層８が形成されている。エピタキシャル層８の表層には、第２導電型（例えばｐ型）のベース領域５が設けられている。また、エピタキシャル層８には、ベース領域５よりも深い位置まで達するトレンチ（溝）が所定の間隔で形成され、このトレンチ内に、図示しないゲート絶縁膜を介してゲート電極４が設けられている（トレンチゲート構造）。ゲート電極４は、隣接する単位セルにまたがって配設されている。
隣接するゲート電極４間のエピタキシャル層８には、第２導電型のコラム領域１が島状に形成されている。エピタキシャル層８には、各単位セルごとに、第２導電型のコラム領域１が島状に形成される。すなわち、各単位セルにおいて、エピタキシャル層８と、このエピタキシャル層８に形成されたコラム領域１とによって、スーパージャンクション構造が構成されている。ベース領域５の表層には、ソース領域３がトレンチと接するように形成されている。そして、各単位セルの中央部は、ソース領域３の形成されていないベースコンタクト部２が設けられている。
エピタキシャル層８上には、ゲート電極４を覆う層間絶縁膜６が形成されている。さらに、これらの上には、ベースコンタクト部２を介してベース領域５と接続するソース電極７が形成されている。また、半導体基板９の裏面（図２１における下側の面）側には、ドレイン電極１０が設けられている。半導体装置２００は、このドレイン電極１０と、前述したソース電極７及びゲート電極４の３端子を有している。
このように、従来の半導体装置２００は、規則的に配置された単位セルのそれぞれに、スーパージャンクション構造のＭＯＳＦＥＴ（Super-junction MOSFET：以下、ＳＪ−ＭＯＳＦＥＴと示す）が設けられた構成となっている。すなわち、半導体装置２００には、複数のＳＪ−ＭＯＳＦＥＴセルが規則的に配設されている。
このような構成の半導体装置２００では、ゲート−ソース間にバイアス電圧が印加されていない静的な状態（ＳＪ−ＭＯＳＦＥＴのオフ状態）にドレイン−ソース間に逆バイアス電圧を印加すると、２つのｐｎ接合面、即ちベース領域５とエピタキシャル層８とによるｐｎ接合面に加え、コラム領域１とエピタキシャル層８とによるｐｎ接合面から空乏層が広がる。この空乏層により、ドレイン−ソース間の漏れ電流が抑制され、耐圧が維持される。ここで、コラム領域１がＳＪ−ＭＯＳＦＥＴセルの縦方向に延在して形成されているため、コラム領域１とエピタキシャル層８のｐｎ接合面による空乏層は、ＳＪ−ＭＯＳＦＥＴセルの横方向にも広がっていく。そして、コラム領域１とエピタキシャル層８の全体が空乏化されるようになる。よって、半導体装置２００のブレークダウン耐圧は、エピタキシャル層８の不純物濃度に依存しなくなり、エピタキシャル層８の厚さのみで決定されることとなる。
そのため、スーパージャンクション構造を採用することにより、エピタキシャル層８の不純物添加濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することができる。また、ブレークダウン耐圧をエピタキシャル層８の厚さによって調整することが可能となり、半導体装置２００におけるオン抵抗とブレークダウン耐圧の組み合わせを多様化することができる。
以上のような構成の縦型ＳＪ−ＭＯＳＦＥＴの例が特許文献１に開示されている。特許文献１では、コラム領域１は、半導体基板９との界面に至らない深さでエピタキシャル層８の深さ方向に連続して形成されている。なお、縦型ＳＪ−ＭＯＳＦＥＴにおいて、形成されるコラムの形状にはいくつかのタイプがあり、その他のタイプが、特許文献２、３、及び非特許文献１、２等に記載されている。例えば、特許文献２に開示されたコラムは、深さ方向に離散して配置されている。また、非特許文献１に開示されたコラムは、基板界面に到達する深さで形成されている。
従来の半導体装置２００では、アバランシェ耐量を高めるため、コラム領域１は、コラム領域１中の第２導電型不純物濃度Ｑｐがエピタキシャル層８中の第１導電型不純物濃度Ｑｎよりも高く、かつコラム径が大きくなるように設定されている。これは、次のような理由による。ＳＪ−ＭＯＳＦＥＴセルでは、オン状態からオフ状態へのスイッチング時に、ｐｎ接合界面近傍の残留少数キャリアによる電流に加え、外部配線などからの負荷エネルギーによるブレークダウン電流が発生するが、これらの電流をセル内で消費しなくてはならない。このとき、これらの電流パスがトレンチゲート近傍に形成されると、ホットキャリアのゲート絶縁膜への注入等による絶縁破壊、トレンチ側壁に沿って形成される寄生バイポーラ駆動による熱的破壊等が引き起こされてしまう。
図２２は、エピタキシャル−コラム間のチャージバランス状態による、ＳＪ−ＭＯＳＦＥＴの耐圧の変化を示すグラフである（特許文献３参照）。ドレイン−ソース間耐圧（ＤＳ間耐圧）は、図２２に示すように、コラム領域１中の不純物濃度Ｑｐとエピタキシャル層８中の不純物濃度Ｑｎのチャージバランスによって変化し、Ｑｐ＝Ｑｎで最大化される。そして、コラム径あるいは不純物添加濃度を高めることによってＱｐ＝Ｑｎのバランス状態よりもＱｐを増加させていくと、コラム領域１の底部にて電界が最大となり、同部を耐圧決定点とすることができる。このように、ブレークダウン電流パスをトレンチゲートから十分離れたコラム領域１の中央に形成してアバランシェ耐量を強化するために、コラム径を大きくし、かつコラム領域１への第２導電型不純物の添加濃度がＱｐ＞Ｑｎとなるように高めている。
半導体装置２００は、このＱｐ＞Ｑｎというチャージバランス状態において、ＳＪ−ＭＯＳＦＥＴがオフ状態のときには、前述のように、ｐｎ接合面から空乏層が広がる。このとき、コラム領域１の形成された深さまでのエピタキシャル層８では、コラム領域１の側壁に沿って横方向に一定量の空乏化が進み、ソース−ドレイン間の電界を緩和できる。一方、コラム領域１の底部に沿って縦方向に広がる空乏層は、ソース−ドレイン間の電界が加わるため、電界を緩和しきれず、アバランシェブレークダウンがコラム領域１の底部に発生することとなる。すなわち、コラム領域１の底部が半導体装置２００の耐圧決定点となる。アバランシェブレークダウンによって生成されたキャリアは、コラム領域１、ベース領域５を介してソース電極７へと移動し、ブレークダウン電流が発生する。このとき、前述したように、トレンチゲートから十分離れたコラム領域１の中央にブレークダウン電流パスが形成されるので、ホットキャリアのゲート絶縁膜への注入等による絶縁破壊、トレンチ側壁に沿って形成される寄生バイポーラ駆動による熱的破壊等を防止できる。
図２３は、従来の半導体装置２００おける、エピタキシャル−コラム間のチャージバランス状態によるアバランシェ耐量及びオン抵抗の変化を示すグラフである。図２３では、アバランシェ耐量を示す指標として、外部回路に一定の配線負荷を付加したＵＩＳ試験（unclamped inductive switching test）での限界電流Ｉｍａｘを用いている（非特許文献２参照）。コラム領域１のコラム径や不純物添加濃度を増加させてＱｐ＞Ｑｎとなる条件とすると、Ｉｍａｘが増加し、アバランシェ耐量が十分に高められていることが図２３から明らかである。しかし、このコラム径増加により、オン電流経路となるエピタキシャル層８が縮小されて電流経路が制限されてしまう。その結果、オン抵抗Ｒｏｎが増加し、オン抵抗特性が劣化してしまう。このときのオン抵抗Ｒｏｎ増加は、（１）式におけるエピタキシャル抵抗Ｒｅｐｉ成分の増加によるものである。
このエピタキシャル抵抗Ｒｅｐｉは、オン抵抗Ｒｏｎの支配的な構成要素であり、次に示す（２）式に表される。
Ｒｅｐｉ∝（１−（Ｎ／１００））−１ ・・・（２）
Ｎ：第２導電型コラム領域の単位面積当たりの占有率（％）
（２）式より、半導体装置２００において、コラム領域１への単位面積当たりの不純物添加量を一定に保ちつつコラム径のみでＱｐを増加させると、Ｒｅｐｉが二次関数的に増加する。従って、オン抵抗Ｒｏｎは図２３に示すように、Ｑｐの増加に伴って二次関数的に増加することになる。なお、半導体装置２００の製造工程において、コラム径を一定に維持しつつ、コラム領域１への単位面積当たりの不純物添加濃度を高めようとしても、熱処理等により不純物が拡散し、実質的にコラム径が広がってしまう。そのため、Ｑｐ＞Ｑｎの条件下ではオン抵抗の増加を抑制するのが困難である。
このような問題に対して、ダイオードを設けることによって、オン抵抗を維持したままブレークダウン耐圧を高める技術が特許文献４〜９に開示されている。特許文献４〜７では、半導体装置内に規則的に配置されたＭＯＳＦＥＴセルの一部をダイオードセル化し、このダイオードセルのＰ＋ベース深さを他のＭＯＳＦＥＴセルよりも深め、あるいは浅めに形成している。これにより、ダイオードセルが耐圧決定点となるように設定され、アバランシェ耐量を強化することができる。しかしながら、特許文献４〜７のＭＯＳＦＥＴは、コラムが形成されておらず、スーパージャンクション構造とは異なる構成となっている。また、特許文献８では、ｎ型ドレイン層にｎ型ドリフト層及びｐ型ドリフト層を設け、ｎ型ドリフト層とｐ型ドリフト層との間にこれらに接してバリア絶縁膜を形成している。しかしながら、特許文献８のＭＯＳＦＥＴは、このバリア絶縁膜によってスーパージャンクション構造が構成されるという特殊な構造となっている。一方、特許文献９は、ｎ−型ドリフト層と、このｎ−型ドリフト層中に形成されるｐ−型ピラー層とから構成されるスーパージャンクション構造を有した構成となっている。
図２４は、特許文献９に開示された、従来のダイオードを備えたＳＪ−ＭＯＳＦＥＴタイプの半導体装置３００の構成を示す断面図である。この半導体装置３００は、図２４に示すように、パワーＭＯＳＦＥＴ３１０と、ショットキーバリアダイオード（ＳＢＤ）３２０を備えている。
パワーＭＯＳＦＥＴ３１０は、ｎ−型ドリフト層３１１と、このｎ−型ドリフト層３１１中に形成される複数のｐ−型ピラー層３１２とから構成されるスーパージャンクション構造を有している。ｎ−型ドリフト層３１１の上側の表面領域には、ｐ−型ピラー層３１２ごとに設けられ、対応するｐ−型ピラー層３１２に接続するｐ型ベース層３１５が紙面に垂直な方向にストライプ状に形成されている。ｐ型ベース層３１５間のｎ−型ドリフト層３１１、隣接する２つのｐ型ベース層３１５、及びこれらのｐ型ベース層３１５に設けられたｎ型ソース層３１６に接するゲート絶縁膜３１８が紙面に垂直な方向に延在するように形成されている。そして、ゲート絶縁膜３１８上にゲート電極３１９がそれぞれ紙面に垂直な方向に延在するストライプ状に形成されている。また、隣接するゲート電極３１９に挟まれた領域に、ｎ型ソース層３１６とｐ型ベース層３１５とに接するソース電極３１７が紙面に垂直な方向にストライプ状に形成されている。
一方、ＳＢＤ３２０は、パワーＭＯＳＦＥＴ３１０のソース・ドレイン電極間に並列に接続される。ＳＢＤ３２０は、ｎ−型ドリフト層３２２と、ｎ−型ドリフト層３２２層中に設けられた複数のｐ−型ピラー層３２３とでスーパージャンクション構造が形成されている。ｎ−型ドリフト層３２２の上側の表面領域には、ｐ−型ピラー層３２３ごとに設けられ、対応するｐ−型ピラー層３２３に接続するガードリング層３２４が紙面に垂直な方向にストライプ状に形成されている。そして、隣接するガードリング層３２４、及びこれらのガードリング層３２４間のｎ−型ドリフト層３２２に接するように、アノード電極３２５が設けられている。このアノード電極３２５は、パワーＭＯＳＦＥＴ３１０のソース端子３３３に接続される。ＳＢＤ３２０を設けることにより、半導体装置３００のオン抵抗を維持したままブレークダウン耐圧を高めることができる。
特開２００６−１９６５１８号公報 特開２００１−３１３３９３号公報 特開２００６−３１３８９２号公報 特開平９−１０２６０７号公報 米国特許第５９９８８３６号明細書 米国特許第５９９８８３７号明細書 米国特許第６１４０６７８号明細書 特開２００３−２９８０５３号公報 特開２００６−２４６９０号公報 Proceedings of the 19th International Symposium on Power Semiconductor Devices & IC's, P.37, 2007 Proceedings of the 18th International Symposium on Power Semiconductor Devices & IC's, P.301, 2006
しかしながら、特許文献９に開示された半導体装置３００ではＳＢＤ３２０のレイアウトを、パワーＭＯＳＦＥＴ３１０とは変えている。具体的には、パワーＭＯＳＦＥＴ３１０とＳＢＤ３２０とでは、ｎ型ソース層３１６の有無だけでなく、ゲート電極３１９の構成が異なっている。また、ＭＯＳＦＥＴ３１０よりもＳＢＤ３２０の面積を大きくして確実にブレークダウン耐圧を高めている。これらのことから、半導体装置３００として複雑な構成となっており、パワーＭＯＳＦＥＴ３１０をＳＢＤ３２０に置き換えて配置しようとすると、面積やレイアウト変更に手間がかかり面倒である。そのため、ＳＢＤ３２０の設置場所や数を自由に変更することができない。
本発明にかかる半導体装置は、スーパージャンクション構造を有するＭＯＳＦＥＴセルと、前記ＭＯＳＦＥＴと並列に接続され、前記ＭＯＳＦＥＴセルと同じ平面形状を有するダイオードセルと、を有する半導体装置であって、前記ＭＯＳＦＥＴセルは、半導体基板上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層に設けられたトレンチ内に絶縁膜を介して形成されたゲート電極と、前記エピタキシャル層に形成された第２導電型の第１コラム領域と、前記エピタキシャル層の表面に形成された第２導電型の第１ベース領域と、前記第１ベース領域の表面に形成された第１導電型のソース領域と、を備え、前記ダイオードセルは、前記エピタキシャル層に形成された、前記第１コラム領域より幅の広い第２導電型の第２コラム領域と、前記エピタキシャル層の表面に形成された第２導電型の第２ベース領域と、を備えるものである。
このような構成にすることにより、ソース領域の有無、及びコラム領域の幅のみがＭＯＳＦＥＴセルと異なるダイオードセルを設けることができる。従って、スーパージャンクション構造のＭＯＳＦＥＴセルを有する半導体装置において、設けるダイオードセルの配置場所や数を自由に変更することができる。
本発明によれば、より簡便な構成で、耐圧が高く、オン抵抗の低い半導体装置を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態１．
初めに、本実施の形態に係る半導体装置の構成について、図１及び図２を用いて説明する。図１は、実施の形態１に係る半導体装置１００の平面レイアウト図である。図２は、図１のII−II断面図である。本実施の形態の半導体装置１００は、図１の点線で示すように、単位セルが周期的に配置された平面レイアウトを有している。ここでは、正方形の単位セルが互い違いに配置（正方千鳥配置）された場合について例示的に示している。この単位セルのピッチサイズは、例えば５μｍである。
本実施の形態に係る半導体装置１００は、図１及び図２に示すように、ＳＪ−ＭＯＳＦＥＴ２０の形成されたＳＪ−ＭＯＳＦＥＴセルと、ダイオード３０の形成されたダイオードセルとを備えている。ＳＪ−ＭＯＳＦＥＴセル、あるいはダイオードセルが、図１に示す単位セルに形成されている。すなわち、半導体装置１００内に規則的に配置された複数のＳＪ−ＭＯＳＦＥＴセルの一部がダイオードセル化されたレイアウトとなっている。そのため、図１において、１つのＳＪ−ＭＯＳＦＥＴセルの平面形状と１つのダイオードセルの平面形状とが同じである。よって、ダイオードセルはＳＪ−ＭＯＳＦＥＴセルと同じ面積を有している。ここでは、１つのダイオードセルが配置された場合を例示的に示している。
そして、半導体装置１００は、図２に示すように、第１導電型（例えばｎ型）の半導体基板９の主面（図２における上側の面）上に、電界緩和層として機能する第１導電型のエピタキシャル層８が形成されている。ここでは、例えば、比抵抗０．４Ω・ｃｍ、厚さ５．０μｍのエピタキシャル層８が形成されている。エピタキシャル層８の表層には、第２導電型（例えばｐ型）のベース領域５が設けられている。このベース領域５は、例えば、エネルギー１３０ｋｅＶ、ドーズ量８．０Ｅ１２ａｔｍｓ／ｃｍ２の条件で第２導電型不純物が注入されている。
また、エピタキシャル層８には、ベース領域５よりも深い位置まで達するトレンチ（溝）が所定の間隔で形成され、このトレンチ内に、図示しないゲート絶縁膜を介してゲート電極４が設けられている（トレンチゲート構造）。ゲート電極４は、単位セルの外周縁に形成され、隣接する単位セルにまたがって配設されている。ここでは、図１に示すように、ゲート電極４は、各単位セルを囲うように形成されている。従って、ゲート電極４は、半導体基板９の主面上において、網目状に形成されている。ベース領域５は、ゲート電極４に囲まれて配設され、このゲート電極４によって隣接する単位セルのベース領域５と分離される。ベース領域５は、隣接するゲート電極４間に設けられている。このベース領域５は、ゲート電極４に電圧が印加されたときに、チャネルが形成される領域である。
ＳＪ−ＭＯＳＦＥＴセルでは、図２１に示す従来の半導体装置２００と同様、隣接するゲート電極４間のエピタキシャル層８に、第２導電型のコラム領域１が形成されている。エピタキシャル層８には、各ＳＪ−ＭＯＳＦＥＴセルごとに、第２導電型のコラム領域１が島状に形成される。すなわち、ＳＪ−ＭＯＳＦＥＴセルは、エピタキシャル層８と、このエピタキシャル層８に形成されたコラム領域１とから構成されるスーパージャンクション構造を有している。ここでは、エピタキシャル層８の半導体基板９との界面に至らない深さ、すなわち半導体基板９と離間される深さでコラム領域１が形成されている。また、コラム領域１は、深さ方向に連続的に形成されている。ゲート電極４は、平面視で、コラム領域１の周辺に配置されている。
また、ベース領域５の表層には、ソース領域３がトレンチと接するように形成されている。そして、各ＳＪ−ＭＯＳＦＥＴセルの中央部は、ソース領域３の形成されていないベースコンタクト部２が設けられている。すなわち、ソース領域３は、ベースコンタクト部２を囲むように各ＳＪ−ＭＯＳＦＥＴセルの周辺部に配設されている。
一方、ダイオードセルでは、隣接するゲート電極４間のエピタキシャル層８に、第２導電型のコラム領域１１が形成されている。エピタキシャル層８には、ダイオードセルごとに、第２導電型のコラム領域１１が島状に形成される。すなわち、ダイオードセルは、エピタキシャル層８と、このエピタキシャル層８に形成されたコラム領域１１とから構成されるスーパージャンクション構造を有している。ここでは、半導体基板９と離間される深さでコラム領域１１が形成されている。また、コラム領域１１は、ＳＪ−ＭＯＳＦＥＴセルのコラム領域１と同じ深さで形成されている。なお、ダイオードセルでは、ＳＪ−ＭＯＳＦＥＴセルと同じレイアウトでゲート電極４が設けられている。ゲート電極４は、平面視でコラム領域１１の周辺に配置されている。また、ダイオードセルでは、ベース領域５の表層にソース領域３は形成されない。すなわち、ソース領域３は、ＳＪ−ＭＯＳＦＥＴセルのみに設けられている。
エピタキシャル層８上には、ゲート電極４を覆う層間絶縁膜６が形成されている。さらに、これらの上に、ソース電極７が形成されている。ソース電極７は、ＳＪ−ＭＯＳＦＥＴセルのベース領域５とベースコンタクト部２を介して接続する。また、ソース電極７は、ダイオードセルのベース領域５と層間絶縁膜６に設けられた開口部を介して接続する。また、半導体基板９の裏面（図２における下側の面）側には、ドレイン電極１０が設けられている。半導体装置１００は、このドレイン電極１０と、前述したソース電極７及びゲート電極４の３端子を有している。このように、半導体装置１００において、複数のＳＪ−ＭＯＳＦＥＴ２０と、ダイオード３０とは、並列に接続されている。
ここで、ＳＪ−ＭＯＳＦＥＴ２０のコラム領域１とダイオード３０のコラム領域１１について、図３を参照しながら、詳細に説明する。図３は、実施の形態１に係る半導体装置１００のＳＪ−ＭＯＳＦＥＴセル及びダイオードセルのコラム径とドレイン−ソース間耐圧の関係を示すグラフである。図３に示すように、本実施の形態では、ダイオードセルのコラム領域１１は、コラム領域１１中の第２導電型不純物濃度Ｑｐがエピタキシャル層８中の第１導電型不純物濃度Ｑｎよりも高くなるように、Ｑｐ＝Ｑｎのバランス状態よりも大きいコラム径（コラム幅）ＷＤｉに設定されている。そして、ＳＪ−ＭＯＳＦＥＴセルのコラム領域１は、ＳＪ−ＭＯＳＦＥＴセルの耐圧がダイオードセルの耐圧よりも高く維持される範囲内で、そのコラム径ＷＦＥＴが設定されている。
換言すると、ダイオードセルは、チャージバランス状態がＱｐ＞Ｑｎで、コラム径ＷＤｉが、ＳＪ−ＭＯＳＦＥＴセルのコラム径ＷＦＥＴよりも大きくなるように設定されている。これにより、ダイオードセルの耐圧がＳＪ−ＭＯＳＦＥＴセルの耐圧よりも低くなるので、アバランシェブレークダウンをダイオードセルのコラム領域１１底部に発生させることができる。このとき、トレンチ側壁より十分離れたコラム領域１１の中央部にブレークダウン電流経路が形成されるので、このダイオードセルにて十分なアバランシェ耐量を得ることができる。また、ダイオードセルにはソース領域３を形成していないため、トレンチ側壁に沿って形成さえる寄生バイポーラ駆動による熱的破壊が抑制される。さらに、本実施の形態の半導体装置１００は、ダイオードセルを具備しない従来の半導体装置２００と比べて、形成されるＳＪ−ＭＯＳＦＥＴセルのコラム径ＷＦＥＴを小さくすることができるので、アバランシェ耐量を維持しながらオン抵抗を低減できる。
これらコラム領域１、１１は、例えば、ドーズ量を６．０Ｅ１２ａｔｍｓ／ｃｍ２に固定し、エネルギーを深い方向から２．０ＭｅＶ、１．５ＭｅＶ、１．０ＭｅＶ、０．５ＭｅＶの４段階に変えたイオン注入によって形成されている。なお、このような条件下では、コラム径Ｗが単位セルのセルピッチの半分、ここでは２．５μｍとなる場合に、Ｑｐ＝Ｑｎのバランス状態が得られる。そこで、例えばダイオードセルのコラム径ＷＤｉが２．９μｍ、ＳＪ−ＭＯＳＦＥＴセルのコラム径ＷＦＥＴが２．３μｍとなるコラム領域１、１１が形成されている。
このような構成の半導体装置１００では、（１）式のオン抵抗Ｒｏｎ構成パラメータのうち基板抵抗Ｒｓｕｂ成分を除いた単位チップ面積あたりの規格化オン抵抗は、例えば２０ｍΩ・ｍｍ２である。実質的なエピタキシャル層８の厚さは、半導体基板９からのドーパント拡散、及びベース領域５の厚みを考慮すると、およそ３．２μｍである。規格化オン抵抗を（１）式の各成分に分解すると、Ｒｅｐｉ成分は１４ｍΩ・ｍｍ２、Ｒｃｔ成分＋Ｒｃｈ成分は６ｍΩ・ｍｍ２となる。また、本実施の形態の半導体装置１００では、ＳＪ−ＦＥＴＦＥＴセルのコラム占有面積比Ｎは２１％となる。
仮に、ダイオードセルを具備しない従来の半導体装置２００に、コラム径ＷＦＥＴ２．９μｍのコラム領域１が形成されているとすると、コラム占有面積比Ｎが３４％となる。従って、（２）式より、本実施の形態の半導体装置１００では、従来の半導体装置２００と比べてＲｅｐｉ成分が１７％低減することとなる。すなわち、規格化オン抵抗としては、２．４ｍΩ・ｍｍ２の低減となる。
一方、オン電流は、ソース領域３の形成されないダイオードセルには流れないので、本実施の半導体装置１００では、従来の半導体装置と比べてオン抵抗が上昇し、Ｒｓｕｂ成分を除くＲｃｔ成分、Ｒｃｈ成分、Ｒｅｐｉ成分全てが増加する。例えば、半導体装置１００において、ＳＪ−ＭＯＳＦＥＴセル数２５個あたりダイオードセルを１個の割合で配置した場合には、従来の半導体装置２００と比べて、オン抵抗Ｒｏｎが４％増加し、規格化オン抵抗として０．８ｍΩ・ｍｍ２分の増加となる。その結果、差し引きすると全体として、１．６ｍΩ・ｍｍ２の規格化オン抵抗低減が実現できる。
以上のように、本実施の形態では、ＳＪ−ＭＯＳＦＥＴセルと、ソース領域３の有無、及び形成されるコラム領域の幅のみが異なるようにダイオードセルを形成している。そのため、半導体装置１００を簡便な構成とすることができ、ＳＪ−ＭＯＳＦＥＴセルをダイオードセルに置き換えて配置しようとしたときに、平面形状やゲート電極４のレイアウトを変更する手間がかからない。よって、半導体装置１００において、ダイオードセルの配置場所や数を自由に変更することができる。この変更は、ソース領域３のマスクを変更するだけで行うことが可能である。また、ＳＪ−ＭＯＳＦＥＴセルに形成されるコラム領域１のコラム径ＷＦＥＴをダイオードセルに形成されるコラム領域１１のコラム径ＷＤｉよりも小さくすることができ、ブレークダウン耐圧を維持したままオン抵抗をさらに低減できる。従って、より簡便な構成で、耐圧が高く、オン抵抗の低い半導体装置を提供することができる。
なお、半導体装置１００において、ＳＪ−ＭＯＳＦＥＴセル数に対するダイオードセル数の割合は、任意に決定することができる。また、ダイオードセルは、ＳＪ−ＭＯＳＦＥＴセル数に対する割合が所望の範囲に維持されている限り、周期的に配置しても、ランダムに配置してもよい。
また、上記説明では、ＳＪ−ＭＯＳＦＥＴセルの耐圧をダイオードセルの耐圧よりも高く調整する方法として、図３のグラフに示すような耐圧のチャージバランス依存性を利用したが、それに限定されるものではなく、その他の方法を用いてもよい。例えば、前述したＵＩＳ試験のような、アバランシェ破壊耐量を確認する方法によって、破壊箇所がダイオードセルとなるように、コラム径を最適化する方法などがある。
実施の形態２．
本実施の形態に係る半導体装置の構成について、図４及び図５を用いて説明する。図４は、実施の形態２に係る半導体装置１１０の平面レイアウト図である。図５は、図４のV−V断面図である。本実施の形態の半導体装置１１０は、図５の点線で示すように、単位セルが周期的に配置された平面レイアウトを有している。ここでは、正方形の単位セルが互い違いに配置（正方千鳥配置）された場合について例示的に示している。本実施の形態では、ゲート電極４のレイアウトが実施の形態１と異なっていて、その他の構成については実施の形態１と同様であるため、説明を省略する。
図４において、本実施の形態の半導体装置１１０では、ゲート電極４が半導体基板９の主面上の一方向に直線状に形成されている。直線状のゲート電極４は、所定の間隔で複数形成されている。複数のゲート電極４は並行に配置されている。そして、隣接するゲート電極４間において、コラム領域１、１１が離散的に配置されている。従って、図５に示すように、ベース領域５は、図中横方向に隣接する単位セルでつながるよう連続的に形成される。ゲート電極４は、平面視でコラム領域１、１１の周辺に配置されている。
このような構成により、ゲート電極４のレイアウトを簡易化することができる。よって、セルピッチが微細化された場合の製造を容易化することができる。また、半導体装置１１０内におけるゲート電極４の総長さが短くなるので、ゲート容量を低減できる。さらに、実施の形態１と同様の効果を奏することができる。
実施の形態３．
本実施の形態に係る半導体装置の構成について、図６を用いて説明する。図６は、実施の形態３に係る半導体装置１２０の断面図である。図６は、図２と同様、図１のII−II断面に相当する断面図である。本実施の形態では、コラム領域１、１１の形成される深さが実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
図６において、本実施の形態の半導体装置１２０は、ＳＪ−ＭＯＳＦＥＴセルのコラム領域１と、ダイオードセルのコラム領域１１が、エピタキシャル層８の半導体基板９との界面に到達する深さで形成されている。従って、コラム領域１、１１の底面が半導体基板９と接している。また、コラム領域１、１１は、深さ方向（図中、縦方向）に連続的に設けられている。ここでは、コラム領域１、１１が柱状に形成されている。
このように、本実施の形態では、コラム領域１、１１をエピタキシャル層８中に最大限の深さまで形成している。これにより、ＳＪ−ＭＯＳＦＥＴのオフ状態に、コラム領域１とエピタキシャル層８とによるｐｎ接合面から横方向に広がる空乏層の広がりが最大化される。従って、半導体装置１２０の耐圧を最大化できる。さらに、実施の形態１と同様の効果を奏することができる。
実施の形態４．
本実施の形態に係る半導体装置の構成について、図７を用いて説明する。図７は、実施の形態４に係る半導体装置１３０の断面図である。図７は、図２及び図６と同様、図１のII−II断面に相当する断面図である。本実施の形態では、コラム領域１、１１の形状が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
図７において、本実施の形態の半導体装置１３０は、ＳＪ−ＭＯＳＦＥＴセルのコラム領域１と、ダイオードセルのコラム領域１１が、エピタキシャル層８の厚さ方向（図中、縦方向）に離散的に形成されている。すなわち、１つのＳＪ−ＭＯＳＦＥＴセルにおいて、複数のコラム領域１が、エピタキシャル層８の厚さ方向にそれぞれ離間して配設されている。また、１つのダイオードセルにおいて、複数のコラム領域１１が、エピタキシャル層８の厚さ方向にそれぞれ離間して配設されている。ここでは、エピタキシャル層８の深さ方向に、例えば４つのコラム領域１、１１が形成されている。
このように、本実施の形態では、コラム領域１、１１をエピタキシャル層８の厚さ方向に不連続で形成している。これにより、ＳＪ−ＭＯＳＦＥＴのオフ状態に、コラム領域１とエピタキシャル層８とによるｐｎ接合面から空乏層が横方向と縦方向とに広がる。エピタキシャル層８全体が空乏化されたときに、各々のｐ型コラム領域１から負の電荷を持ったアクセプタイオンと、これを分離する各々のｎ型エピタキシャル層８内の正の電荷をもったドナーイオンとによる電界が、ソース−ドレイン間に印加されたバイアスと同じ方向になる箇所が形成される。この同じ方向になる箇所は、各々のコラム領域１とエピタキシャル層８の界面に形成され、電界がより高められる。これによって、インパクトイオン化が各々のコラム領域１の底部近傍で発生し、ブレークダウン電流のトレンチ型ゲート電極４側への広がりをより抑制できる。さらに、実施の形態１と同様の効果を奏することができる。
実施の形態５．
本実施の形態に係る半導体装置の構成について、図８及び図９を用いて説明する。図８は、実施の形態５に係る半導体装置１４０の平面レイアウト図である。図９は、図８のIX−IX断面図である。なお、説明の便宜上のため、図８では一部の構成要素が省略して記載されている。
本実施の形態の半導体装置１４０は、図８及び図９に示すように、素子形成領域と外周領域とを備えている。素子形成領域には、実施の形態１と同様、図８の点線で示すように、単位セルが周期的に配置されている。ここでは、正方形の単位セルが互い違いに配置（正方千鳥配置）された場合について例示的に示している。この単位セルのピッチサイズは、例えば５μｍである。この素子形成領域には、ＳＪ−ＭＯＳＦＥＴ２０の形成されたＳＪ−ＭＯＳＦＥＴセルと、ダイオード３０の形成されたダイオードセルとが配置されている。ＳＪ−ＭＯＳＦＥＴセル、あるいはダイオードセルが、素子形成領域に設けられた単位セルに形成されている。従って、オン電流の流れる領域が、素子形成領域である。
このように、本実施の形態では、半導体装置１４０の素子形成領域内に規則的に配置された複数のＳＪ−ＭＯＳＦＥＴセルの一部がダイオードセル化されたレイアウトとなっている。そのため、本実施の形態では、実施の形態１と同様、１つのＳＪ−ＭＯＳＦＥＴセルの平面形状と１つのダイオードセルの平面形状とが同じである。よって、ダイオードセルはＳＪ−ＭＯＳＦＥＴセルと同じ面積を有している。本実施の形態では、ダイオードセルの配置が実施の形態１と異なっていて、それ以外の素子形成領域内の構成については実施の形態１と同様であるため、説明を省略する。なお、ダイオードセルの配置については後述する。
一方、外周領域は、図８及び図９に示すように、素子形成領域の外側に隣接して形成された領域である。図８では一部しか図示されていないが、外周領域は、例えば素子形成領域を囲むように形成されている。外周領域には、素子分離領域１３、フィールド電極１４、電極１５、及びダミーセル４０が設けられている。
素子分離領域１３は、図９に示すように、ベース領域５の端部上からその外側のエピタキシャル層８上にかけて形成されている。外周領域は、この素子分離領域１３により終端される。そして、素子分離領域１３よりも内側の領域に、ダミーセル４０が形成されている。ここでは、複数のダミーセル４０が外周領域に設けられている。ダミーセル４０では、隣接するゲート電極４間のエピタキシャル層８に、第２導電型のコラム領域１６が設けられている。エピタキシャル層８には、ダミーセル４０ごとに、コラム領域１６が島状に形成されている。このコラム領域１６は、例えばＳＪ−ＭＯＳＦＥＴセルのコラム領域１と略同等、すなわち略同じ形状、寸法（幅）、深さに形成されている。
そして、外周領域のうち、コラム領域１６の設けられた領域よりも外側に、フィールド電極１４が形成されている。フィールド電極１４は、ベース領域５上から素子分離領域１３上にかけて連続的に形成されている。このように設けられたフィールド電極１４は、コラム領域１６よりも外側に配設された部分のゲート電極４と接続する。これによって、素子形成領域内のゲート電極４がフィールド電極１４に電気的に接続される。フィールド電極１４上は、この上に形成された電極１５とさらに接続している。
なお、ダミーセル４０では、ベース領域５の表層にソース領域３が形成されない。そして、ダミーセル４０では、ゲート電極４及びベース領域５を覆うように層間絶縁膜６が形成されている。すなわち、層間絶縁膜６は、ダミーセル４０の全面を覆っている。従って、ダミーセル４０のベース領域５は、ソース電極７と接続していない。このように、ダミーセル４０は、ソース電極７とのコンタクトを持たないセルである。さらに、層間絶縁膜６は、フィールド電極１４の素子形成領域側の端部を乗り越えて、フィールド電極１４上に形成されている。
ここで、ダイオードセルの配置について、詳細に説明する。本実施の形態では、ダイオードセルが外周領域に隣接するように設けられている。すなわち、素子形成領域の外周領域に隣接する位置の単位セルには、ダイオードセルが設けられている。外周領域に隣接する位置に設けられたダイオードセルは、素子形成領域と外周領域との境界に沿うように並んで配設されている。従って、例えば、外周領域が素子形成領域を囲むように形成されている場合、素子形成領域の最外周に位置する単位セルがダイオードセルとなる。このように、素子形成領域に規則的に配設されたＳＪ−ＭＯＳＦＥＴセルのうち、外周領域に隣接するＳＪ−ＭＯＳＦＥＴセルがダイオードセルに置き換えられたレイアウトとなっている。ダイオードセルをこのように外周領域との境界部分に外周領域に沿って配置することによって、次のような効果を奏することができる。
パワー素子のブレークダウン耐圧は、素子形成領域の耐圧と外周領域の耐圧のうち、より低い方の耐圧により決定される。そのため、一般的に、占有面積の小さい外周領域の耐圧が占有面積の大きい素子形成領域の耐圧よりも高く（素子形成領域の耐圧＜外周領域の耐圧）なるよう、ブレークダウン時に電流密度が抑えられるような設計となっている。
しかしながら、製造ばらつき等によって、外周領域の耐圧が素子形成領域の耐圧と同等以上（素子形成領域の耐圧≦外周領域の耐圧）となってしまうケースがある。このようなケースでは、素子形成領域と外周領域の境界付近にブレークダウン電流が集中する。従って、本実施の形態の半導体装置１４０では、このような場合に、外周領域との境界部分に外周領域に沿って形成されたダイオードセル全体でブレークダウン電流を分担することができる。従って、十分なアバランシェ耐量を得ることが可能である。
なお、ダイオードセルの導入に際しては、ダイオードセル数がＳＪ−ＭＯＳＦＥＴセル数に対して一定の比率以内に制限される必要がある。これは、実施の形態１で説明したように、ソース領域３の形成されないダイオードセルにはオン電流が流れないため、オン抵抗成分のＲｃｔ成分、Ｒｃｈ成分、Ｒｅｐｉ成分全てが増加することになるからである。
例えば、あるパッケージの最大搭載クラスのチップの場合、外周領域に隣接するＳＪ−ＭＯＳＦＥＴセルをダイオードセルに置き換えると、ＳＪ−ＭＯＳＦＥＴセル数が約４６万個であるのに対し、外周領域との境界に沿って形成されるダイオードセル数が約３０００個となる。この場合、ＳＪ−ＭＯＳＦＥＴセル数に対するダイオードセル数の比率は、０．６５％となる。この比率は、実施の形態１でオン抵抗が低減された例として説明したＳＪ−ＭＯＳＦＥＴセル数２５個あたりダイオードセルを１個の割合で配置した場合の比率４．０％よりも低い。すなわち、上記パッケージの最大搭載クラスのチップの場合、外周領域に隣接するＳＪ−ＭＯＳＦＥＴセルをダイオードセルに置き換えると、ダイオードセルに置き換えない場合よりも、全体としてオン抵抗が低減されることになる。
以上のように、本実施の形態では、ＳＪ−ＭＯＳＦＥＴセルの一部をダイオードセルに置き換える際に、特に外周領域との境界部分に外周領域に沿ってダイオードセルを配置するようにしている。このようにして配置されたダイオードセル全体でブレークダウン電流を分担することで、素子形成領域の耐圧≦外周領域の耐圧のケースでのアバランシェ耐量を向上できる。さらに、実施の形態１と同様の効果を奏することができ、ブレークダウン耐圧を維持したままオン抵抗をさらに低減できる。従って、より簡便な構成で、耐圧が高く、オン抵抗の低い半導体装置を提供することができる。
なお、本実施の形態では、コラム領域１、１１、１６がエピタキシャル層８の半導体基板９との界面に至らない深さで、深さ方向に連続的に形成されている場合について例示的に説明をしたが、コラム領域の形成される深さやコラム領域の形状はこれに限るものではない。
図１０は、実施の形態５の別の実施例に係る半導体装置１４１の断面図である。図１０は、図９と同様、図８のIX−IX断面に相当する断面図である。例えば、コラム領域１、１１、１６は、図１０に示すように、エピタキシャル層８の半導体基板９との界面に到達する深さで、深さ方向（図中、縦方向）に連続的に設けられていてもよい。このように、本実施の形態は実施の形態３と組み合わせて用いることができる。
図１１は、実施の形態５のさらに別の実施例に係る半導体装置１４２の断面図である。図１１は、図９及び図１０と同様、図８のIX−IX断面に相当する断面図である。例えば、コラム領域１、１１、１６は、図１１に示すように、エピタキシャル層８の厚さ方向（図中、縦方向）に不連続で形成されていてもよい。このように、本実施の形態は実施の形態４と組み合わせて用いることができる。
また、本実施の形態では、ゲート電極４が半導体基板９の主面上において、網目状に形成されている場合について例示的に説明をしたが、ゲート電極４のレイアウトもこれに限るものではない。図１２は、実施の形態５に係るまたさらに別の実施例に係る半導体装置１４３の平面レイアウト図である。図１３は、図１２のXIII−XIII断面図である。例えば、図１２及び図１３に示すように、半導体基板９の主面上の一方向に直線状に形成されたゲート電極４が、並行に複数配置されたレイアウトでもよい。このように、本実施の形態は実施の形態２と組み合わせて用いることができる。
実施の形態６．
本実施の形態に係る半導体装置の構成について、図１４及び図１５を用いて説明する。図１４は、実施の形態６に係る半導体装置１５０の平面レイアウト図である。図１５は、図１４のXV−XV断面図である。なお、説明の便宜上のため、図１４では一部の構成要素が省略して記載されている。本実施の形態では、外周領域の構成が実施の形態５と異なっていて、それ以外の構成については実施の形態５と同様であるため説明を省略する。
図１４及び図１５において、本実施の形態の半導体装置１５０は、ダミーセル４０が外周領域に形成されていない。従って、外周領域には、素子分離領域１３、フィールド電極１４、及び電極１５が設けられている。そのため、フィールド電極１４は、外周領域に隣接するダイオードセルのコラム領域１１の設けられた領域よりも外側に形成されている。そして、フィールド電極１４は、ベース領域５上から素子分離領域１３上にかけて連続的に形成されている。このように設けられたフィールド電極１４は、コラム領域１１よりも外側に配設された部分のゲート電極４と接続する。これによって、実施の形態５と同様、素子形成領域内のゲート電極４がフィールド電極１４に電気的に接続される。そして、フィールド電極１４上に形成される層間絶縁膜６は、フィールド電極１４の素子形成領域側の端部を覆っている。
なお、本実施の形態では、ダイオードセルの配置は、実施の形態５と同様となっており、外周領域との境界部分に外周領域に沿ってダイオードセルが配置されている。
このように、本実施の形態では、ソース電極７とのコンタクトを持たないダミーセルが形成される領域を外周領域に有していない。これにより、半導体装置１５０における外周領域の占有面積を減少できる。すなわち、半導体装置１５０における素子形成領域の占有面積を増加できる。従って、同一チップサイズにて、素子形成領域の面積を拡大することが可能となり、オン抵抗をさらに低減することができる。さらに、実施の形態５と同様の効果を奏することができる。
実施の形態７．
本実施の形態に係る半導体装置の構成について、図１６及び図１７を用いて説明する。図１６は、実施の形態７に係る半導体装置１６０の平面レイアウト図である。図１７は、図１６のXVII−XVII断面図である。なお、説明の便宜上のため、図１６では一部の構成要素が省略して記載されている。本実施の形態では、外周領域の構成が実施の形態５と異なっていて、それ以外の構成については実施の形態５と同様であるため説明を省略する。
図１６及び図１７において、本実施の形態の半導体装置１６０は、ダミーセル４０が外周領域に形成されていない。そして、フィールド電極１４が、外周領域に隣接するダイオードセルのコラム領域１１の設けられた領域よりも外側に形成されている。フィールド電極１４は、ベース領域５上から素子分離領域１３上にかけて形成されている。このように設けられたフィールド電極１４は、コラム領域１１よりも外側に配設された部分のゲート電極４と接続する。これによって、実施の形態５と同様、素子形成領域内のゲート電極４がフィールド電極１４に電気的に接続される。
本実施の形態では、フィールド電極１４に開口部１７が形成されている。そして、上面視で開口部１７の内側には、第２導電型のコラム領域１６が形成されている。エピタキシャル層８には、開口部１７ごとに、コラム領域１６が島状に形成されている。このコラム領域１６は、例えばＳＪ−ＭＯＳＦＥＴセルのコラム領域１と略同等、すなわち略同じ形状、寸法（幅）、深さに形成されている。なお、フィールド電極１４上に形成される層間絶縁膜６は、フィールド電極１４の素子形成領域側の端部と開口部１７とを覆っている。
なお、本実施の形態では、ダイオードセルの配置は、実施の形態５と同様となっており、外周領域との境界部分に外周領域に沿ってダイオードセルが配置されている。
このように、本実施の形態では、フィールド電極１４に開口部１７を設けて、外周領域にコラム領域１６を形成している。これにより、外周領域の耐圧を向上することができる。さらに、実施の形態５と同様の効果を奏することができる。
実施の形態８．
本実施の形態に係る半導体装置の構成について、図１８及び図１９を用いて説明する。図１８は、実施の形態８に係る半導体装置１７０の平面レイアウト図である。図１９は、図１８のXIX−XIX断面図である。なお、説明の便宜上のため、図１８では一部の構成要素が省略して記載されている。本実施の形態では、ダイオードセルの配置が実施の形態６と異なっていて、それ以外の構成については実施の形態６と同様であるため説明を省略する。
図１８及び図１９において、本実施の形態の半導体装置１７０は、ダイオードセルが外周領域との境界部分に外周領域に沿って複数列形成されている。すなわち、外周領域に隣接する位置の単位セルだけでなく、その内側に位置する単位セルにもダイオードセルが設けられている。そのため、素子形成領域に規則的に配設されたＳＪ−ＭＯＳＦＥＴセルのうち、外周領域との境界部分の複数列のＳＪ−ＭＯＳＦＥＴセルがダイオードセルに置き換えられたレイアウトとなっている。これにより、ブレークダウン電流を分担可能なダイオードセル数は増加する。
ここでは、外周領域との境界部分にダイオードセルが、例えば２列配設されている。従って、素子形成領域の外周領域に隣接する位置の単位セルと、この単位セルの素子形成領域側に隣接する別の単位セルとに、ダイオードセルが設けられている。これにより、ブレークダウン電流を分担可能なダイオードセル数はおよそ２倍に増加する。
このように、本実施の形態では、ＳＪ−ＭＯＳＦＥＴセルの一部をダイオードセルに置き換える際に、外周領域との境界部分に外周領域に沿ってダイオードセルを複数列にわたって配置するようにしている。このようにしてブレークダウン電流を分担できるダイオードセル数を増加させることにより、電流密度が抑制され、熱的な破壊を回避できる。従って、アバランシェ耐量をさらに向上できる。さらに、実施の形態６と同様の効果を奏することができる。
なお、実施の形態１〜８では、単位セルが正方千鳥配置されている場合について例示的に説明をしたが、単位セルの形状及び配置はこれに限定されるものではなく、適宜変更が可能である。例えば、単位セルの形状が六角形などの多角形でもよい。また、ストライプ状のゲート電極４をそれぞれの方向に並行に配置して、格子状に設けてもよい。さらに、上記実施の形態１〜８は、適宜組み合わせて用いることができる。
例えば、実施の形態６〜８では、ゲート電極４が網目状に形成されている場合について例示的に説明したが、ゲート電極４は実施の形態２、５で示したようにストライプ状であってもよい。また、実施の形態６〜８においても、実施の形態３〜５で示したように、コラム領域の形成される深さやコラム領域の形状は変更可能である。また、上記実施の形態８の説明では、実施の形態６で示した外周領域の構成と組み合わせた場合として説明したが、実施の形態５、７の外周領域の構成と組み合わせてもよいことは言うまでもない。
なお、実施の形態５〜８の説明では、素子形成領域の外周領域との境界部分以外の部分におけるダイオードセルの配置については言及しなかったが、この部分のダイオードセルの配置は任意に決定することが可能である。従って、素子形成領域の外周領域との境界部分だけにダイオードセルを配置してもよい。また、素子形成領域の外周領域との境界部分とともに、素子形成領域のそれ以外の領域にダイオードセルを配置してもよい。この場合、素子形成領域の外周領域との境界部分以外の部分には、実施の形態１と同様、ダイオードセルを周期的又はランダムに配置できる。すなわち、素子形成領域の外周領域との境界部分以外の部分にダイオードセルが点在されるように配置することができる。
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
実施の形態１に係る半導体装置の平面レイアウト図である。 図１のII−II断面図である。 実施の形態１に係る半導体装置のＳＪ−ＭＯＳＦＥＴセル及びダイオードセルのコラム径とドレイン−ソース間耐圧の関係を示すグラフである。 実施の形態２に係る半導体装置の平面レイアウト図である。 図４のV−V断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の平面レイアウト図である。 図８のIX−IX断面図である。 実施の形態５の別の実施例に係る半導体装置の断面図である。 実施の形態５のさらに別の実施例に係る半導体装置の断面図である。 実施の形態５に係るまたさらに別の実施例に係る半導体装置の平面レイアウト図である。 図１２のXIII−XIII断面図である。 実施の形態６に係る半導体装置の平面レイアウト図である。 図１４のXV−XV断面図である。 実施の形態７に係る半導体装置の平面レイアウト図である。 図１６のXVII−XVII断面図である。 実施の形態８に係る半導体装置の平面レイアウト図である。 図１８のXIX−XIX断面図である。 従来のスーパージャンクション構造を有する縦型ＭＯＳＦＥＴタイプの半導体装置の平面レイアウト図である。 図２０のXXI−XXI断面図である。 エピタキシャル−コラム間のチャージバランス状態による、ＳＪ−ＭＯＳＦＥＴの耐圧の変化を示すグラフである。 従来の半導体装置おける、エピタキシャル−コラム間のチャージバランス状態によるアバランシェ耐量及びオン抵抗の変化を示すグラフである。 従来のダイオードを備えたＳＪ−ＭＯＳＦＥＴタイプの半導体装置の構成を示す断面図である。
符号の説明
１ コラム領域、２ ベースコンタクト部、
３ ソース領域、４ ゲート電極、５ ベース領域、
６ 層間絶縁膜、８ エピタキシャル層、９ 半導体基板、
１０ ドレイン電極、１１ コラム領域、
１３ 素子分離領域、１４ フィールド電極、
１５ 電極、１６ コラム領域、１７ 開口部、
２０ ＳＪ−ＭＯＳＦＥＴ、３０ ダイオード、
４０ ダミーセル、
１００、１１０、１２０、１３０ 半導体装置、
１４０、１４１、１４２、１４３ 半導体装置、
１５０、１６０、１７０ 半導体装置、
２００、３００ 半導体装置、
３１１ ｎ−型ドリフト層、３１２ ｐ−型ピラー層、
３１５ ｐ型ベース層、３１６ ｎ型ソース層、
３１７ ソース電極、３１８ ゲート絶縁膜、
３１９ ゲート電極、３２２ ｎ−型ドリフト層、
３２３ ｐ−型ピラー層、３２４ ガードリング層、
３２５ アノード電極、３３３ ソース端子

Claims (11)

  1. スーパージャンクション構造を有するＭＯＳＦＥＴセルと、
    前記ＭＯＳＦＥＴと並列に接続され、前記ＭＯＳＦＥＴセルと同じ平面形状を有するダイオードセルと、を有する半導体装置であって、
    前記ＭＯＳＦＥＴセルは、
    半導体基板上に形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層に設けられたトレンチ内に絶縁膜を介して形成されたゲート電極と、
    前記エピタキシャル層に形成された第２導電型の第１コラム領域と、
    前記エピタキシャル層の表面に形成された第２導電型の第１ベース領域と、
    前記第１ベース領域の表面に形成された第１導電型のソース領域と、を備え、
    前記ダイオードセルは、
    前記エピタキシャル層に形成された、前記第１コラム領域より幅の広い第２導電型の第２コラム領域と、
    前記エピタキシャル層の表面に形成された第２導電型の第２ベース領域と、を備える半導体装置。
  2. 前記ゲート電極が、前記ＭＯＳＦＥＴセルと同じレイアウトで前記ダイオードセルにさらに設けられている請求項１に記載の半導体装置。
  3. 前記ゲート電極は、平面視で、前記第１コラム領域と前記第２コラム領域の周辺にそれぞれ配置されている請求項２に記載の半導体装置。
  4. 前記ソース領域は、前記ＭＯＳＦＥＴセルのみに形成されている請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記ダイオードセルの耐圧は、前記ＭＯＳＦＥＴセルの耐圧より小さいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記エピタキシャル層と、前記第１コラム領域とによって、前記スーパージャンクション構造が形成されている請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ＭＯＳＦＥＴセルが設けられている素子形成領域と、
    前記素子形成領域の外側に形成され、素子分離領域が設けられている外周領域と、をさらに有し、
    前記ダイオードセルは、前記素子形成領域内に規則的に配置された前記ＭＯＳＦＥＴセルの一部が置き換えられるように配置されている請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記ダイオードセルは、前記素子形成領域内に、周期的又はランダムに配置されている請求項７に記載の半導体装置。
  9. 前記素子形成領域の前記外周領域との境界部分に前記ダイオードセルが配置されている請求項７に記載の半導体装置。
  10. 前記ダイオードセルが、前記外周領域に沿って配置されている請求項９に記載の半導体装置。
  11. 前記ダイオードセルは、複数列にわたって配置されている請求項１０に記載の半導体装置。
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