JP4832731B2 - 電力用半導体装置 - Google Patents
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Description
本発明は電力用半導体素子に関する。
スイッチング電源やインバータなどの電源回路において、高効率化・小型化が望まれている。その方策の一つとして、電源回路における電力用スイッチング素子の低損失化が挙げられる。具体的な低損失化の方法は、スイッチング素子のオン電圧を低減させることによる導通損失の低減や、スイッチングチャージを低減させることによるスイッチング損失の低減等があげられる。このような低損失化を行うことにより、回路効率を上げることが可能となり、加えて、スイッチング周波数を高周波化して回路内の受動素子を小さくすることによって電源の小型化が可能となる。従来は、高電圧・大電流がスイッチング素子に加わった状態でスイッチングを行うハードスイッチングが用いられていた。しかし、この場合、スイッチング周波数を高周波化することによるスイッチング時に生じるノイズの増加が問題となる。
そこで、ノイズを増加させずに高効率化・小型化を実現する手段として、ソフトスイッチング回路技術が開発されている（例えば、特許文献１参照）。ソフトスイッチングでは、電圧が殆ど加わっていない状態でスイッチングを行うことで、スイッチング損失は無視できるほど小さくでき、且つ、スイッチング時のノイズも小さくできる。
従来の電源回路では、スイッチング素子として、縦型パワーＭＯＳＦＥＴが広く使われており、スイッチング方式がソフトスイッチングとなっても縦型パワーＭＯＳＦＥＴは、最も使用されるスイッチング素子の一つである。しかし、従来使用していたパワーＭＯＳＦＥＴを用いても、スイッチング方式が異なることで、素子に要求される性能が異なり、従来の素子を用いても回路の性能を充分に引き出すことができない。
特開２０００−１５６９７８号公報
本発明は、ソフトスイッチングに適したパワーＭＯＳＦＥＴを有する電力用半導体装置を提供することを目的とする。
本発明の一態様による電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層および前記第４半導体層の表面に接するように設けられた第２電極と、隣接する前記第３半導体層間の前記第１半導体層上にゲート絶縁膜を介して設けられたゲート電極と、を有する電力用スイッチング素子と、前記電力用スイッチング素子の第１電極にカソードが接続され、前記電力用スイッチング素子の第２電極にアノード電極が接続されたショットキーバリアダイオードとを備えたことを特徴とする。
本発明によれば、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができる。
まず、本発明の実施形態を説明する前に、本発明に至った経緯を説明する。
ソフトスイッチング方式を用いた電源回路に要求される性能を満たすパワーＭＯＳＦＥＴを実現することで、高効率・小型・低ノイズである電源が実現可能であると本発明者達は考えた。ソフトスイッチング回路に使用するスイッチング素子に要求される性能は、
（１）オン電圧が小さい
（２）入力ゲート容量が小さい
（３）並列ダイオードのリバースリカバリーが高速である
ことの３点である。
（１）オン電圧が小さい
（２）入力ゲート容量が小さい
（３）並列ダイオードのリバースリカバリーが高速である
ことの３点である。
まず、スイッチング損失が無視できるくらい小さいソフトスイッチング方式では、損失の殆どが導通損失となるため、オン電圧が小さいことが高効率化のために最も重要な点となる。そして、電圧が殆ど加わらない間の短い時間でスイッチングを行うことのためと、ゲートドライバの損失を小さくするためにゲート入力容量が小さいことが望まれる。最後に、ソフトスイッチングでは並列ダイオードがオンの状態で、スイッチング素子をオフの状態からオンの状態へスイッチさせるため、スイッチング素子のターンオン動作はダイオードのリカバリー動作、すなわちダイオードのオンからオフに切り替わる動作を伴う。このため、ターンオン損失には、スイッチング素子自体のターンオン損失とダイオードのリカバリー損失の和となる。このため、損失の小さい高速な並列ダイオードが必要になる。特に、パワーＭＯＳＦＥＴでは、ｐ型のベース領域とｎ型のドリフト領域で構成される内蔵ダイオードを有するため、この内蔵ダイオードの特性がターンオン損失を決めることになる。
そこで、本発明者達は、パワーＭＯＳＦＥＴに、リカバリー損失の小さなダイオードを組み合わせることによって、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができると考えた。
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付している。
（第１実施形態）
次に、本発明の第１実施形態による電力用半導体装置の構成を図１に示す。図１は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、パワーＭＯＳＦＥＴ１０と、ショットキーバリアダイオード（以下、ＳＢＤとも云う）２０を備えている。
次に、本発明の第１実施形態による電力用半導体装置の構成を図１に示す。図１は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、パワーＭＯＳＦＥＴ１０と、ショットキーバリアダイオード（以下、ＳＢＤとも云う）２０を備えている。
このパワーＭＯＳＦＥＴ１０は、ｎ−型ドリフト層１１と、このｎ−型ドリフト層１１中に形成される複数のｐ−型ピラー層１２とから構成されるスーパージャンクション構造を有している。ｎ−型ドリフト層１１の一方の表面（図面中では下側の表面）に、ｎ−型ドリフト層１１よりも高濃度なｎ＋型ドレイン層１３が形成され、このｎ＋型ドレイン層１３の、ｎ−型ドリフト層１１とは反対側の面にはドレイン電極１４が形成されている。このドレイン電極１４はドレイン端子３５に接続される。なお、ｎ−型ドリフト層１１とｎ＋型ドレイン層１３の形成方法は、ｎ−型ドリフト層１１の片面に不純物拡散して形成しても良いし、ｎ＋型ドレイン層１３を基板としてｎ−型ドリフト層１１を結晶成長しても良い。
ｎ−型ドリフト層１１の他方の表面（ｎ＋型ドレイン層１３と反対側の表面）領域には、ｐ−型ピラー層１２毎に設けられ、対応するｐ−型ピラー層１２に接続するｐ型ベース層１５が紙面に垂直な方向に延在するようにストライプ状に形成されている。各ｐ型ベース層１５の表面には２個のｎ型ソース層１６が、紙面に垂直な方向に延在するようにストライプ状に形成されている。なお、ｐ型ベース層１５はチャネルとなる。
また、ｐ型ベース層１５間のｎ型ドリフト層１１、隣接する２つのｐ型ベース層１５、およびこれらのベース層１５に設けられたｎ型のソース層１６に接するように、例えばシリコン酸化膜からなる膜厚約０．１μｍのゲート絶縁膜１８が紙面に垂直な方向に延在するようにストライプ状に形成されている。そして、ゲート絶縁膜１８上にゲート電極１９が、それぞれ紙面に垂直な方向に延在するようにストライプ状に形成されている。ゲート電極１９は、共通のゲート端子３１に接続されている。
また、隣接するゲート電極１９間に挟まれた領域に、同一のｐ型ベース層１５に設けられたｎ型ソース層１６と、これらのｎ型ソース層１６間のｐ型ベース層１５とに接するように、ソース電極１７が紙面に垂直な方向にストライプ状に形成されている。ソース電極１７は共通のソース端子３３に接続されている。なお、ゲート電極１９とソース電極１７はゲート絶縁膜１８によって電気的に絶縁されている。
一方、ＳＢＤ２０は、パワーＭＯＳＦＥＴ１０のソース・ドレイン電極間に並列に接続され、スーパージャンクション構造を有している。ＳＢＤ２０においては、ｎ−型ドリフト層２２と、このｎ−型ドリフト層２２中に設けられた複数のｐ−型ピラー層２３とでスーパージャンクション構造が形成されている。ｎ−型ドリフト層２２の一方の表面領域には、ｐ−型ピラー層２３毎に設けられ、対応するｐ−型ピラー層２３に接続するガードリング層２４が紙面に垂直な方向に延在するようにストライプ状に形成されている。
隣接するガードリング層２４およびこれらのガードリング層２４間のｎ−型ドリフト層２２に接するようにアノード電極２５が設けられ、このアノード電極２５はパワーＭＯＳＦＥＴ１０のソース端子３３に接続される。なお、アノード電極２５とｎ−ドリフト層２２とでショットキー接合を形成している。
また、ｎ−型ドリフト層２２のもう一方の表面（ガードリング層２４が形成された側とは反対側の表面）には、ｎ＋カソード層２６が形成され、このｎ＋カソード層２６はカソード電極２７と電気的に接続されている。カソード電極２７はパワーＭＯＳＦＥＴ１０のドレイン端子３５に接続される。
一般にソフトスイッチング回路において、ＭＯＳＦＥＴのターンオンし始めた状態では、ダイオードに電流が流れている。このため、ターンオン時にはダイオードのリカバリー動作が伴い、損失が発生する。ＭＯＳＦＥＴの内蔵ダイオードはｐｎダイオードであり、ｐｎダイオードはバイポーラ素子のためリカバリー動作が遅い。
本実施形態では、パワーＭＯＳＦＥＴ１０にＳＢＤ２０が並列に接続された構造となっている。そして、バイポーラ素子であるｐｎダイオードに比べて、ユニポーラ素子であるＳＢＤは高速なリカバリーが可能である。このため、本実施形態においては、パワーＭＯＳＦＥＴ１０に内蔵されたダイオード（本実施形態においては、ｐ型ベース層１５とｎ−ドリフト層１１とによって形成されるダイオード）のリカバリーによるターンオン損失の増加を防ぐことが可能となる。そして、一般にｐｎダイオードのしきい値電圧は０．７Ｖ程度であるのに対して、ＳＢＤのしきい値電圧は０．３Ｖ程度と低い。このため、本実施形態においては、ｐ型ベース層１５とｎ−型ドリフト層１１で構成されるｐｎ内蔵ダイオードではなく、ＳＢＤ２０に電流が流れる。
そして、パワーＭＯＳＦＥＴ１０の内蔵ダイオードのオン電圧を大きくすることで、完全にＳＢＤ２０にのみ電流を流すことが可能となる。パワーＭＯＳＦＥＴ１０の内蔵ダイオードのオン電圧を大きくすることは、パワーＭＯＳＦＥＴ１０のｎ−ドリフト層１１のキャリアライフタイム（再結合するまでの時間）を短くすることによって実現できる。キャリアライフタイムは、ｎ−ドリフト層１１に白金や金をドーピングしたり、電子線やプロトンを照射したりすることによって、１μｓ以下と短くすることが可能である。これにより、内蔵ダイオードのオン電圧を０．２Ｖ以上大きくすることが可能である。仮に、大きな電圧が加わり、内蔵ダイオードがオン状態になったとしても、ライフタイムを短くすることで、内蔵ダイオードが高速化されているので、リカバリー損失の増加は小さい。
また、ＳＢＤ２０の逆方向リーク電流を抑えるために、ショットキーバリア高さの高い白金などをアノード電極２５に用いることが望ましい。これにより、逆方向リークが小さく、且つ、高温での動作が可能となる。ショットキーバリア高さが大きくなると、ＳＢＤ２０のしきい値電圧も大きくなるので、内蔵ｐｎダイオードのオン電圧との違いが小さくなってしまう。この場合においても、パワーＭＯＳＦＥＴ１０のライフタイムを短くすることで内蔵ダイオードのオン電圧を大きくしてＳＢＤ２０のオン電圧との違いを大きくすることが可能となり、ＳＢＤ２０のショットキーバリア高さを大きくすることができる。
さらにまた、本実施形態のＳＢＤ２０において、ガードリング層２４とｎ−ドリフト層２２で形成される寄生ｐｎダイオードが存在する。こちらの寄生ｐｎダイオードも動作させないようにするために、ＳＢＤ２０内のキャリアライフタイムを短くすればよい。ＳＢＤ２０はユニポーラ素子であるため、そのオン電圧は、ライフタイムに依存しないので、ライフタイムを短くしてもオン電圧は増加せず、寄生ｐｎダイオードを動作し難くすることが可能である。
以上説明したように、本実施形態によれば、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができる。
（変形例）
図２に第１実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、パワーＭＯＳＦＥＴ１０とＳＢＤ２０を同一基板上に形成している。パワーＭＯＳＦＥＴ１０とＳＢＤ２０のどちらも同じスーパージャンクション構造を有していることから、同一の工程で形成することが可能である。
図２に第１実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、パワーＭＯＳＦＥＴ１０とＳＢＤ２０を同一基板上に形成している。パワーＭＯＳＦＥＴ１０とＳＢＤ２０のどちらも同じスーパージャンクション構造を有していることから、同一の工程で形成することが可能である。
また、ＭＯＳＦＥＴ１０よりもＳＢＤ２０のチップ面積を大きくすることで、ＳＢＤ内２０の電流密度を小さくして、ＭＯＳＦＥＴ１０の内蔵ダイオードとＳＢＤ２０のオン電圧の差を広げ、確実にＳＢＤ２０のみに電流を流すことが可能となる。
この変形例も第１実施形態と同様に、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができる。
（第２実施形態）
次に、本発明の第２実施形態による電力用半導体装置を、図３を参照して説明する。図３は、本実施形態の電力用半導体装置の構成を示す断面図である。この実施形態の電力用半導体装置は、パワーＭＯＳＦＥＴ１０Ａと、ＳＢＤ２０とを備えている。
次に、本発明の第２実施形態による電力用半導体装置を、図３を参照して説明する。図３は、本実施形態の電力用半導体装置の構成を示す断面図である。この実施形態の電力用半導体装置は、パワーＭＯＳＦＥＴ１０Ａと、ＳＢＤ２０とを備えている。
このパワーＭＯＳＦＥＴ１０Ａは、図１に示した第１実施形態に係る素子と同様にスーパージャンクション構造を有するパワーＭＯＳＦＥＴであるが、ゲート電極１９を２つに分割されたスプリットゲート構造のゲート電極１９ａに置き換えた構成となっている。このスプリットゲート構造のゲート電極１９ａを用いたことにより、ゲート・ドレイン間容量を小さくすることができる。ソフトスイッチングにおいて、高速なスイッチングを行うのに重要なことは、ゲート入力容量を小さくすることである。ソフトスイッチングでは、ドレイン電圧が大きくなる前にスイッチングを行うため、低ドレイン電圧時のゲート・ソース間容量とゲート・ドレイン間容量を小さくしなければならない。このため、ゲート長が短いことが望ましく、スプリットゲート構造とすることで、ゲート容量を小さくでき、第１実施形態に比べてより高速なスイッチングが可能となる。
なお、この第２実施形態も、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができる。
（変形例）
図４に第２実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、第２実施形態に係るパワーＭＯＳＦＥＴ１０ＡをパワーＭＯＳＦＥＴ１０Ｂに置き換えた構成となっている。本変形例のパワーＭＯＳＦＥＴ１０Ｂは、パワーＭＯＳＦＥＴ１０Ａのゲート電極１９ａをテラスゲート構造のゲート電極１９ｂに置き換えた構成となっている。これにより、第２実施形態のスプリットゲート構造と同様にゲート・ドレイン間容量を小さくすることができ、高速化が可能となる。なお、ゲート電極はスプリットゲート構造とテラスゲート構造を組み合わせた構造でもよい。
図４に第２実施形態による電力用半導体装置の変形例の構成を示す。この変形例の電力用半導体装置は、第２実施形態に係るパワーＭＯＳＦＥＴ１０ＡをパワーＭＯＳＦＥＴ１０Ｂに置き換えた構成となっている。本変形例のパワーＭＯＳＦＥＴ１０Ｂは、パワーＭＯＳＦＥＴ１０Ａのゲート電極１９ａをテラスゲート構造のゲート電極１９ｂに置き換えた構成となっている。これにより、第２実施形態のスプリットゲート構造と同様にゲート・ドレイン間容量を小さくすることができ、高速化が可能となる。なお、ゲート電極はスプリットゲート構造とテラスゲート構造を組み合わせた構造でもよい。
（第３実施形態）
次に、本発明の第３実施形態による電力用半導体装置を、図５を参照して説明する。図５は本実施形態による電力用半導体装置の構成を模式的に示す斜視図である。本実施形態による電力用半導体装置は、第１実施形態のパワーＭＯＳＦＥＴ１０をパワーＭＯＳＦＥＴ１０Ｃに置き換えた構成となっている。
次に、本発明の第３実施形態による電力用半導体装置を、図５を参照して説明する。図５は本実施形態による電力用半導体装置の構成を模式的に示す斜視図である。本実施形態による電力用半導体装置は、第１実施形態のパワーＭＯＳＦＥＴ１０をパワーＭＯＳＦＥＴ１０Ｃに置き換えた構成となっている。
図１に示す第１実施形態による電力用半導体装置のパワーＭＯＳＦＥＴ１０は、ｐ−型ピラー層１２が紙面に垂直な方向にストライプ状に形成され、チャネルとなるｐ型ベース層１５も紙面に対して垂直な方向に形成されていたので、ｐ−型ピラー層１２とゲート電極１９は同一方向にストライプ状に形成されていた。これに対して本実施形態に係るパワーＭＯＳＦＥＴ１０Ｃにおいては、ｐ−型ピラー層１２とゲート電極１９が直交する方向にストライプ状に形成された構成となっている。したがって、ｐ型ベース層１５、このｐ型ベース層内に形成されるｎ型ソース層１６、およびソース電極１７も、ｐ−型ピラー層１２がストライプ状に形成される方向と直交する方向にストライプ状に形成されている。なお、本実施形態に係るパワーＭＯＳＦＥＴ１０Ｃは、ｐ型ベース層１５、このｐ型ベース層１５内に形成されるｎ型ソース層１６、ソース電極１７、およびゲート電極が、ｐ−型ピラー層１２がストライプ状に形成される方向と直交する方向にストライプ状に形成され以外は、第１実施形態に係るパワーＭＯＳＦＥＴ１０と同じ構成となっている。もちろん、本実施形態においても、図５に示すように、ｎ−型ドリフト層１１とｐ−型ピラー層１２がスーパージャンクション構造を形成する。
パワーＭＯＳＦＥＴのオン抵抗は、スーパージャンクション構造の横方向周期ＷＳＪに比例するので、低いオン抵抗とするために横方向周期ＷＳＪは狭くしたい。一方、パワーＭＯＳＦＥＴのゲート容量は、ＭＯＳＦＥＴのゲートの面積に比例するので、低いゲート容量とするためにゲート構造の横方向周期ＷＭＯＳは広くしたい。そこで本実施形態のように、スーパージャンクション構造とＭＯＳゲート構造を直交したストライプ状に形成することで、それぞれ別の周期で形成することが可能となる。そして本実施形態のように、スーパージャンクション構造の横方向周期ＷＳＪよりもＭＯＳゲート構造の横方向周期ＷＭＯＳの方を広くすることにより、低いオン抵抗でかつ高速なスイッチングを実現することができる。また、本実施形態においては、図５に示すように、パワーＭＯＳＦＥＴ１０Ｃにスーパージャンクション構造を有するＳＢＤ２０を並列に接続することで、低損失なソフトスイッチング素子を実現することができる。
（第１変形例）
次に、第３実施形態の第１変形例による電力用半導体装置の構成を図６に示す。この第１変形例による電力用半導体装置は、図５に示す第３実施形態において、パワーＭＯＳＦＥＴ１０ＣをパワーＭＯＳＦＥＴ１０Ｄに置き換えた構成となっている。パワーＭＯＳＦＥＴ１０Ｄは、パワーＭＯＳＦＥＴ１０Ｃにおいて、ゲート電極１９をスプリットゲート構造とした構成となっている。ゲート電極１９をスプリットゲート構造とすることで、更に低ゲート容量化が実現でき、高速化が可能となる。これにより、ゲート駆動回路の負荷を小さくすることが可能となる。図６ではスプリットゲート構造を示しているが、テラスゲート構造でも同じ効果を得ることができる。
次に、第３実施形態の第１変形例による電力用半導体装置の構成を図６に示す。この第１変形例による電力用半導体装置は、図５に示す第３実施形態において、パワーＭＯＳＦＥＴ１０ＣをパワーＭＯＳＦＥＴ１０Ｄに置き換えた構成となっている。パワーＭＯＳＦＥＴ１０Ｄは、パワーＭＯＳＦＥＴ１０Ｃにおいて、ゲート電極１９をスプリットゲート構造とした構成となっている。ゲート電極１９をスプリットゲート構造とすることで、更に低ゲート容量化が実現でき、高速化が可能となる。これにより、ゲート駆動回路の負荷を小さくすることが可能となる。図６ではスプリットゲート構造を示しているが、テラスゲート構造でも同じ効果を得ることができる。
（第２変形例）
次に、第３実施形態の第２変形例による電力用半導体装置の構成を図７に示す。この第２変形例による電力用半導体装置は、図６に示す第１変形例において、パワーＭＯＳＦＥＴ１０ＤをパワーＭＯＳＦＥＴ１０Ｅに置き換えた構成となっている。パワーＭＯＳＦＥＴ１０Ｅは、パワーＭＯＳＦＥＴ１０Ｄにおいて、スプリットゲート下のｐ−型ピラー層１２の表面にのみｐ型ゲート層３０を形成した構成となっている。
次に、第３実施形態の第２変形例による電力用半導体装置の構成を図７に示す。この第２変形例による電力用半導体装置は、図６に示す第１変形例において、パワーＭＯＳＦＥＴ１０ＤをパワーＭＯＳＦＥＴ１０Ｅに置き換えた構成となっている。パワーＭＯＳＦＥＴ１０Ｅは、パワーＭＯＳＦＥＴ１０Ｄにおいて、スプリットゲート下のｐ−型ピラー層１２の表面にのみｐ型ゲート層３０を形成した構成となっている。
ＭＯＳゲートの周期を広くして、且つスプリットゲート構造とし、ｐ型ベース層１５の間隔も広くすると、ＭＯＳゲート容量が小さくなるだけでなく、ｐ型ベース層１５同士で挟まれたＪＦＥＴ領域の抵抗が小さくなり、オン抵抗を小さくすることが可能となる。しかし、ｐ型ベース層１５の間隔を広くしすぎると、ｐ型ベース層１５の端部に電界が集中し、耐圧が低下してしまう。そこで、ｐ−型ピラー１２の表面にｐ型ゲート層３０を加えることで電界を緩和し、耐圧低下を抑制することが可能になる。ｐ−型ピラー層１２の表面にのみｐ型ゲート層３０を形成するので、オン抵抗は増加しない。
また、スーパージャンクション構造を格子状、ＭＯＳゲートをストライプ状に形成し、スーパージャンクション構造の横方向周期を狭く、ＭＯＳゲートの横方向周期をスーパージャンクション構造の周期よりも広くしても、低オン抵抗で、且つ高速なスイッチングが実現できる。
（第４実施形態）
次に、本発明の第４実施形態によるフライバックコンバータの構成を図８に示す。図８は本実施形態によるフライバックコンバータの構成を模式的に示す回路図である。この実施形態によるフライバックコンバータは、電源Ｖｉｎと、電力用半導体装置１と、この電力用半導体装置１と並列に接続されたキャパシタＣｒと、変圧器３と、ダイオードＤと、並列に接続されたキャパシタＣｏおよび抵抗Ｒｏとを備えている。電力用半導体装置１は、第１乃至第３実施形態のうちのいずれかの電力用半導体装置であって、パワーＭＯＳＦＥＴ１０と、ＳＢＤ２０とを備えている。
次に、本発明の第４実施形態によるフライバックコンバータの構成を図８に示す。図８は本実施形態によるフライバックコンバータの構成を模式的に示す回路図である。この実施形態によるフライバックコンバータは、電源Ｖｉｎと、電力用半導体装置１と、この電力用半導体装置１と並列に接続されたキャパシタＣｒと、変圧器３と、ダイオードＤと、並列に接続されたキャパシタＣｏおよび抵抗Ｒｏとを備えている。電力用半導体装置１は、第１乃至第３実施形態のうちのいずれかの電力用半導体装置であって、パワーＭＯＳＦＥＴ１０と、ＳＢＤ２０とを備えている。
本実施形態においては、ＭＯＳＦＥＴと並列にキャパシタンスＣｏを接続することにより、図９に示すようにターンオフ時の電圧変化ｄＶ／ｄｔを抑えて、ドレイン電圧Ｖｄが上昇しないうちに電流Ｉｄを遮断するソフトスイッチングを実現している。ターンオフ損失はドレイン電流Ｉｄとドレイン電圧Ｖｄの積で決まるので、ドレイン電圧Ｖｄが小さいソフトスイッチングでは、ターンオフ損失が小さい。また、スイッチング時に大きな電圧の変化や電流の変化があることで電磁波ノイズが発生することから、ソフトスイッチングでは、ノイズの小さいスイッチングが可能となる。
また、並列にするキャパシタンスＣｏを大きくすることにより電圧変化ｄＶ／ｄｔを小さくすることが可能である。図１乃至図７に示したスーパージャンクション構造を有するパワーＭＯＳＦＥＴおよびスーパージャンクション構造を有しないパワーＭＯＳＦＥＴのソース・ドレイン間の容量−電圧特性を図１０に示す。図１０のグラフｇ１は図１乃至図７に示したスーパージャンクション構造を有するパワーＭＯＳＦＥＴのソース・ドレイン間の容量−電圧特性であり、グラフｇ２はスーパージャンクション構造を有しないパワーＭＯＳＦＥＴのソース・ドレイン間の容量−電圧特性である。図１０からわかるように、図１乃至図７に示したスーパージャンクション構造を有するパワーＭＯＳＦＥＴは、スーパージャンクション構造を有しないパワーＭＯＳＦＥＴに比べて低いドレイン電圧でのドレイン・ソース間容量Ｃｄｓが大きいため、低ドレイン電圧の電圧変化ｄＶ／ｄｔが抑えられ、並列接続するキャパシタンスＣｏを小さくすることが可能となる。また、図１に示すように並列接続するＳＢＤ２０もスーパージャンクション構造を有するため、更にキャパシタンスＣｏを小さくすることが可能となる。ゲート容量を小さくし、スイッチング周波数を充分に高周波化することが可能であれば、並列に接続するキャパシタンスＣｏを無くして、ＭＯＳＦＥＴとＳＢＤの容量のみで抑えこんだｄＶ／ｄｔで動作させることも可能である。
（第５実施形態）
次に、本発明の第５実施形態による電力用半導体装置を図１１を参照して説明する。図１１は本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、ＳＢＤが内蔵されたパワーＭＯＳＦＥＴを備えている。本実施形態の電力用半導体装置は、第１乃至第３実施形態と異なり、ｐ型ベース層１５にはｎ型ソース層１６が１個しか形成されず、隣接する２個のｐ型ベース層１５の相対する側（一方の側）に寄ってｎ型ソース層１６が形成される。隣接する２個のｐ型ベース層１５の相対する側に寄って形成された２個のｎ型ソース層１６は、上記隣接する２個のｐ型ベース層１５に接するようにゲート絶縁膜１８を介して形成された１個のゲート電極１９を共有する。ｐ型ベース層１５の他方の側は、ＳＢＤとして動作する領域となる。また、本実施形態においては、ソース電極１７はゲート電極１９が形成された領域を除いた領域上に形成されており、ｎ−ドリフト層１１とはショットキー接合をする。
次に、本発明の第５実施形態による電力用半導体装置を図１１を参照して説明する。図１１は本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、ＳＢＤが内蔵されたパワーＭＯＳＦＥＴを備えている。本実施形態の電力用半導体装置は、第１乃至第３実施形態と異なり、ｐ型ベース層１５にはｎ型ソース層１６が１個しか形成されず、隣接する２個のｐ型ベース層１５の相対する側（一方の側）に寄ってｎ型ソース層１６が形成される。隣接する２個のｐ型ベース層１５の相対する側に寄って形成された２個のｎ型ソース層１６は、上記隣接する２個のｐ型ベース層１５に接するようにゲート絶縁膜１８を介して形成された１個のゲート電極１９を共有する。ｐ型ベース層１５の他方の側は、ＳＢＤとして動作する領域となる。また、本実施形態においては、ソース電極１７はゲート電極１９が形成された領域を除いた領域上に形成されており、ｎ−ドリフト層１１とはショットキー接合をする。
本実施形態による電力用半導体装置は、１チップでパワーＭＯＳＦＥＴとＳＢＤを形成した構造となっており、パワーＭＯＳＦＥＴとＳＢＤを接続する工程を省くことが可能となる。この場合の内蔵ｐｎダイオードは存在するので、白金を拡散するなどによりライフタイムを短くすることが望ましい。
更に、スーパージャンクション構造とＭＯＳゲート構造を直交させるようなストライプ構造とすることで、オン抵抗を低減することが可能となる。しかし、図１１に示す構造で、スーパージャンクション構造とＭＯＳゲート構造をストライプ状に形成すると、ＭＯＳＦＥＴとして動作する領域とＳＢＤとして動作する領域がｐ−型ピラー層１２により区切られてしまい、図２に示すように同一基板上に別々に形成したのと同様になってしまう。
そこで、図１２に示すような構造にすると、ＭＯＳＦＥＴとＳＢＤの領域には区切りが無いため、チップ面積が大きくなったと場合と同様となり、オン抵抗は低減する。もしくは、同じオン抵抗を実現するためのチップ面積を小さくすることが可能となる。更に、ＭＯＳゲートの横方向周期ＷＭＯＳを、スーパージャンクション構造の横方向周期ＷＳＪよりも広くすることで、ゲート容量を小さくすることが可能となり、高速化、ゲート駆動回路の負荷の低減が可能である。また、図１３に示すように、ゲート電極１９をスプリットゲート構造とすることで、更に低ゲート容量化が実現できる。
また、スプリットゲート構造とすることで、ｐ型ベース層１５の端部の電界が増加し、耐圧が低下してしまうこともあるが、図１４に示すようにｐ−型ピラー層１２表面にのみｐ型ゲート層３０を形成することで電界が緩和され、耐圧の低下が抑制できる。
そして、図１１乃至図１４に示したＳＢＤを内蔵したパワーＭＯＳＦＥＴは、図８に示すようなフライバックコンバータのＭＯＳＦＥＴとダイオード部分に適用が可能であり、スイッチング素子にキャパシタンスが並列接続されるソフトスイッチング回路に有効である。
（第６実施形態）
次に、本発明の第６実施形態による電力用半導体装置の構成を図１５に示す。図１５は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、第１実施形態に係るスーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０と、このパワーＭＯＳＦＥＴに並列に接続されたＳＢＤ２０Ａとを備えている。このＳＢＤ２０Ａは、第１実施形態に係るＳＢＤ２０において、ｐ−型ピラー層２３を削除するとともに、ｎ−型ドリフト層２２、ガードリング層２４、およびｎ＋型カソード層２６をワイドバンドギャップ半導体で形成した構成となっている。
次に、本発明の第６実施形態による電力用半導体装置の構成を図１５に示す。図１５は、本実施形態による電力用半導体装置の構成を示す断面図である。この実施形態による電力用半導体装置は、第１実施形態に係るスーパージャンクション構造を有するパワーＭＯＳＦＥＴ１０と、このパワーＭＯＳＦＥＴに並列に接続されたＳＢＤ２０Ａとを備えている。このＳＢＤ２０Ａは、第１実施形態に係るＳＢＤ２０において、ｐ−型ピラー層２３を削除するとともに、ｎ−型ドリフト層２２、ガードリング層２４、およびｎ＋型カソード層２６をワイドバンドギャップ半導体で形成した構成となっている。
通常、シリコンを用いたＳＢＤではオン抵抗が高いため、耐圧は２００Ｖ程度が限界である。このため、第１乃至第３実施形態ではスーパージャンクション構造を用いることで低いオン抵抗となるようにし、耐圧を６００Ｖ程度まで高くしていた。
しかし、本実施形態においては、ｐ−型ピラー層を削除するとともに、ｎ−型ドリフト層２２、ガードリング層２４、およびｎ＋型カソード層２６の材料としてＳｉＣやＧａＮなどのワイドバンドギャップ半導体を用いることで、スーパージャンクション構造を用いなくとも低いオン抵抗でかつ高耐圧なＳＢＤ２０Ａを実現している。このＳＢＤ２０Ａを、スーパージャンクション構造を有するＭＯＳＦＥＴ１０と並列に接続することにより、ソフトスイッチングのターンオン時に高速なリカバリーが期待でき、低損失化が可能となる。
また、ワイドバンドギャップ半導体からなるＳＢＤ２０Ａの代わりに、図１６に示すように、基板４２上に形成された真性ＧａＮ層４４と、このＧａＮ層４４上に形成されたｎ−型ＡｌＧａＮ層４６と、ｎ−型ＡｌＧａＮ層４６上に形成されたアノード電極２５およびカソード電極２７とを備えた、ＡｌＧａＮ／ＧａＮヘテロ構造の横型ＳＢＤ２０Ｂを用いても低いオン抵抗かつ高耐圧を得ることができる。横型ＳＢＤ２０Ｂは、絶縁膜４８を挟んでｎ−型ＡｌＧａＮ層４６上に、アノード電極２５とカソード電極２７を形成することでフィールドプレート構造を形成し、高耐圧化を実現している。アノード電極２５は、Ａｕ／Ｎｉなどを用いることで、ｎ−ＡｌＧａＮ層４６とショットキー接合を形成し、カソード電極２７は、Ｔｉ／Ａｌなどを用いることでｎ−ＡｌＧａＮ層４６とオーミック電極を形成することが可能である。
この場合においても、ＭＯＳＦＥＴ内蔵のｐｎダイオードは存在するので、白金を拡散するなどによりライフタイムを短くして、オン電圧を大きく、且つ、リカバリーを高速にしておくことが望ましい。
また、第６実施形態において、パワーＭＯＳＦＥＴ１０を、第３の実施形態と同様に、図１７乃至図１９に示すようにＭＯＳゲート構造の横方向周期を広くしたパワーＭＯＳＦＥＴ１０Ｃに置き換える（図１７参照）、またはスプリットゲート構造を有するパワーＭＯＳＦＥＴ１０Ｄ、１０Ｅに置き換える（図１８、図１９参照）ことでゲート容量を低減し、高速化やゲート駆動回路の負荷の低減が可能となる。そして、図８に示したようなソフトスイッチング回路に適用することができる。なお、図１７乃至図１９において、ワイドバンドギャップ半導体で形成されたＳＢＤ２０Ａを、ＡｌＧａＮ／ＧａＮヘテロ構造の横型ＳＢＤ２０Ｂで置き換えても同様の効果を得ることができる。
（第７実施形態）
次に、本発明の第７実施形態による電力用半導体装置の構成を図２０に示す。図２０は本実施形態による電力用半導体装置の構成を示す図である。
次に、本発明の第７実施形態による電力用半導体装置の構成を図２０に示す。図２０は本実施形態による電力用半導体装置の構成を示す図である。
本実施形態は、ＳＢＤが内蔵されたスーパージャンクション構造のパワーＭＯＳＦＥＴと、ワイドバンドギャップ半導体で形成されたＳＢＤ２０Ａを並列接続した構造となっている。これにより、ゲート制御信号のタイミングが遅れるなどにより、大きな電圧が加わっても、内蔵されたＳＢＤとワイドバンドギャップ半導体ＳＢＤで流せる電流が大きいため、内蔵されたｐｎダイオードには殆ど電流が流れずに、高速なリカバリーを保つことが可能となる。確実に、ワイドバンドギャップ半導体で形成されたＳＢＤ２０Ａに電流を流すために、スーパージャンクション構造を有するＭＯＳＦＥＴのｎ−型ドリフト層１１のキャリアライフタイムは短いことが望ましい。
以上説明したように、本発明の各実施形態によれば、ソフトスイッチング方式に適したパワーＭＯＳＦＥＴを有する電力用半導体装置を得ることができる。これにより、電源回路の高効率化および小型化をはかることができる。
そしてまた、本発明の各実施形態はソフトスイッチング回路において低損失を実現するＭＯＳＦＥＴやＳＢＤの構造に関する発明であるため、スーパージャンクション構造の形成方法には依存せず、形成することができる。例えば、イオン注入と埋め込みエピを繰り返すマルチエピ法やトレンチ溝内を結晶成長により埋め戻す方法などによって形成することができる。
また、キャリアライフタイムを短くする方法を述べているが、本発明の各実施形態はライフタイムを短くすることにより内蔵ｐｎダイオードのオン電圧を上げ、リカバリータイムを短くすることに効果があり、その方法には制限されない。白金拡散や電子線照射、プロトン照射などを用いて説明したが、これらだけなく、他の方法やこれらを複合的に組み合わせた方法などでも形成することができる。
以上、本発明を第１乃至第７実施形態により説明したが、この発明は、第１乃至第７実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。例えば、ＭＯＳＦＥＴはｎチャネル型であったが、ｐチャネル型としてもよい。さらに、各実施形態では、縦型スーパージャンクション構造を有するＭＯＳＦＥＴを例にとって説明したが、横型スーパージャンクション構造を有するＭＯＳＦＥＴを用いてもよい。
１０ パワーＭＯＳＦＥＴ
１１ ｎ−型ドリフト層
１２ ｐ型ピラー層
１３ ｎ＋ドレイン層
１４ ドレイン電極
１５ ｐ型ベース層
１６ ｎ＋ソース層
１７ ソース電極
１８ ゲート絶縁膜
１９ ゲート電極
２０ ＳＢＤ（ショットキーバリアダイオード）
２２ ｎ−型ドリフト層
２３ ｐ−型ピラー層
２４ ガードリング層
２５ アノード電極
２６ ｎ＋カソード層
２７ カソード電極
１１ ｎ−型ドリフト層
１２ ｐ型ピラー層
１３ ｎ＋ドレイン層
１４ ドレイン電極
１５ ｐ型ベース層
１６ ｎ＋ソース層
１７ ソース電極
１８ ゲート絶縁膜
１９ ゲート電極
２０ ＳＢＤ（ショットキーバリアダイオード）
２２ ｎ−型ドリフト層
２３ ｐ−型ピラー層
２４ ガードリング層
２５ アノード電極
２６ ｎ＋カソード層
２７ カソード電極
Claims (3)
- 第１導電型の第１半導体層と、
前記第１半導体層中に膜面方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、
前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層の表面と、隣接する前記第３半導体層間に位置する前記第１半導体層の第１領域とに接するように設けられた第２電極と、
隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と異なる第２領域上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記電力用スイッチング素子と同一基板上に形成され、隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と前記第２電極とでショットキー接合を形成し、前記電力用スイッチング素子の第１電極がカソード電極となり、前記電力用スイッチング素子の第２電極がアノード電極となるショットキーバリアダイオードと、
を備え、
前記電力用スイッチング素子の前記第１半導体層と前記第２半導体層がストライプ状に形成され、前記ゲート電極が前記第１半導体層と直交する方向にストライプ状に形成され、前記第３半導体および第４半導体層ならびに前記第２電極がそれぞれ前記第１半導体層と直交する方向にストライプ状に形成され、
前記第２半導体層の配列周期は、前記ゲート電極の配列周期よりも小さいことを特徴とする電力用半導体装置。 - 第１導電型の第１半導体層と、
前記第１半導体層中に膜面方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、
前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層の表面と、隣接する前記第３半導体層間に位置する前記第１半導体層の第１領域とに接するように設けられた第２電極と、
隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と異なる第２領域上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記電力用スイッチング素子と同一基板上に形成され、隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と前記第２電極とでショットキー接合を形成し、前記電力用スイッチング素子の第１電極がカソード電極となり、前記電力用スイッチング素子の第２電極がアノード電極となるショットキーバリアダイオードと、
を備え、
前記電力用スイッチング素子の前記第１半導体層と前記第２半導体層がストライプ状に形成され、前記ゲート電極が前記第１半導体層と直交する方向にストライプ状に形成され、前記第３半導体および第４半導体層ならびに前記第２電極がそれぞれ前記第１半導体層と直交する方向にストライプ状に形成され、
前記ゲート電極は２つに分割されたスプリットゲート構造を有していることを特徴とする電力用半導体装置。 - 第１導電型の第１半導体層と、
前記第１半導体層中に膜面方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、
前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、
前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層および前記第４半導体層の表面と、隣接する前記第３半導体層間に位置する前記第１半導体層の第１領域とに接するように設けられた第２電極と、
隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と異なる第２領域上にゲート絶縁膜を介して設けられたゲート電極と、
を有する電力用スイッチング素子と、
前記電力用スイッチング素子と同一基板上に形成され、隣接する前記第３半導体層間に位置する前記第１半導体層の前記第１領域と前記第２電極とでショットキー接合を形成し、前記電力用スイッチング素子の第１電極がカソード電極となり、前記電力用スイッチング素子の第２電極がアノード電極となるショットキーバリアダイオードと、
を備え、
前記電力用スイッチング素子の前記第１半導体層と前記第２半導体層がストライプ状に形成され、前記ゲート電極が前記第１半導体層と直交する方向にストライプ状に形成され、前記第３半導体および第４半導体層ならびに前記第２電極がそれぞれ前記第１半導体層と直交する方向にストライプ状に形成され、
前記第２半導体層の、前記第１電極が設けられた側と反対側の表面に第２導電型のゲート層が設けられていることを特徴とする記載の電力用半導体装置。
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