JP5579548B2 - 半導体装置、および、その製造方法 - Google Patents

Description

本発明は、スーパージャンクション素子等の半導体装置、およびその製造方法に関する。

図１６は、従来の半導体装置１００Ａの構成の一例を示す図である。また、図１７は、図１６に示す半導体装置１００ＡのＢ−Ｂ線に沿った断面を示す図である。なお、簡単のため、図１６においては、図１７に示す半導体基板１、第１、第２の電極膜３、４、絶縁膜２３について図示していない。また、図１６において、Ｂ−Ｂ線の方向は、第２の方向と平行である。

例えば、特許文献１に記載の従来技術では、図１６、図１７に示すように、従来のスーパージャンクション素子である半導体装置１００Ａは、半導体基板１と、半導体層２と、トレンチ２１ａと、埋込層２１と、中継拡散層２２と、絶縁膜２３と、第１の電極膜（アノード）３と、第２の電極膜（カソード）４と、を備える。

この半導体装置１００Ａにおいて、周辺耐圧構造部Ｂが、活性領域Ａの周辺部にＰ型のリング状の埋込層（ガードリング）２１を繰返し配置したガードリング部を有する。このガードリング部とその間のＮ型領域との不純物量が等しく設定されている。

これにより、スーパージャンクション素子の逆バイアス時に、最外周のガードリングより内側のガードリングとＮ型領域とは空乏化される。

さらに、ガードリング部の表面には、Ｐ型の中継拡散層２２を配置することにより、横方向の電位の伝わり（空乏層の伸び）を促進する。

これにより、逆バイアス時におけるスーパージャンクション素子の耐圧が向上する。

また、特許文献２に記載の従来技術では、周辺耐圧構造部Ｂに形成されたトレンチの内部に絶縁膜を介して多結晶シリコンを埋め込んだ周辺耐圧構造が提案されている。

これにより、周辺耐圧構造の面積が小さくなる。

特許３９１４８５２号公報 特開昭６４−５９８７３号公報

ところで、特許文献１に記載のような従来技術の周辺耐圧構造部は、例えば、所望の特性を得るために、ガードリングであるリング状の柱が数十本必要になり、面積が増加する。

これにより、素子の小型化・低コスト化の妨げになる問題があった。

また、特許文献２に記載のような従来技術の周辺耐圧構造をそのままスーパージャンクション素子に適用しても所望の耐圧を得ることはできない。

本発明の一態様に係る実施例に従った半導体装置は、
第１導電型の半導体層と、
前記半導体層上面の活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並んで形成された第２導電型の半導体からなる柱状の複数の埋込層と、
前記活性領域を囲むように前記半導体層に形成されたリング状の第１のトレンチと、
前記第１のトレンチの内面に形成された第１の絶縁膜と、
前記第１のトレンチの内部に前記第１の絶縁膜を介して充填された導電性材料からなる導電性材料層と、
少なくとも前記半導体層上面の前記活性領域に配置され、前記半導体層とはショットキー接合を形成し且つ前記複数の埋込層とはオーミック接合を形成する第１の電極膜と、
前記半導体層下面に配置された第２の電極膜と、を備え、
前記第１の電極膜と前記導電性材料層とは、同電位に設定され、
逆バイアス時において、前記埋込層および前記半導体層の前記導電性材料層に囲まれた部分が空乏化する
ことを特徴とする。

前記半導体装置において、
前記埋込層は、前記半導体層上面の活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並んで形成された複数の第２のトレンチ内に第２導電型の半導体を埋め込んで形成されていてもよい。

前記半導体装置において、
前記第１の電極膜と前記導電性材料層とが電気的に接続されているようにしてもよい。
前記半導体装置において、
前記導電性材料層と前記埋込層との間の前記半導体層の上面に形成された第２の絶縁膜をさらに備え、
前記第１の電極膜は、前記活性領域の前記半導体層上、前記第２の絶縁膜上、および、前記導電性材料層上に、連続して形成されているようにしてもよい。

前記半導体装置において、
前記埋込層の底部の高さと、前記導電性材料層の底部の高さとが等しいようにしてもよい。

前記半導体装置において、
前記半導体層は、シリコンから成るエピタキシャル層にしてもよい。

前記半導体装置において、
前記埋込層は、シリコンから成るエピタキシャル層にしてもよい。

前記半導体装置において、
前記第１の絶縁膜は、熱酸化膜にしてもよい。

前記半導体装置において、
前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔は、前記第１の間隔よりも狭くしてもよい。

前記半導体装置において、
前記第１の間隔Ｗｍ、前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔Ｗｃｏｎｅ、および、前記熱酸化膜の膜厚ｔｏｘの関係は、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４の関係式で表されるようにしてもよい。

前記半導体装置において、
前記埋込層の前記第１の方向の端部と前記第１の絶縁膜との第３の間隔は、前記第２の間隔よりも狭いようにしてもよい。

前記半導体装置において、
前記第３の間隔は、前記第２の間隔の半分であるようにしてもよい。

前記半導体装置において、
前記半導体層上面に形成され、前記第１の電極膜と前記埋込層とを電気的に接続するコンタクト領域を、さらに備えるようにしてもよい。

前記半導体装置において、
前記導電性材料は、不純物が注入された多結晶シリコンであるようにしてもよい。

前記半導体装置において、
前記リング状の前記第１のトレンチよりも外側の領域の前記半導体層上に、前記第１の絶縁膜と繋がるように形成され、前記第１の絶縁膜以上の膜厚を有する第３の絶縁膜を、さらに備えるようにしてもよい。

前記半導体装置において、
前記半導体装置は、前記埋込層および前記半導体層の前記導電性材料層に囲まれた部分が完全に空乏化するスーパージャンクション素子であるようにしてもよい。

前記半導体装置において、
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型であるようにしてもよい。

前記半導体装置において、
前記第１のトレンチは、矩形のリング状の形状を有するようにしてもよい。

前記半導体装置において、
前記第１のトレンチは、四隅に丸みを付けた矩形のリング状の形状を有するようにしてもよい。

前記半導体装置において、
前記埋込層は、エピタキシャル成長とフォトリゾ工程による選択的なイオンインプラ法によって第２導電型の不純物を所定の位置にドープすることを繰り返すマルチエピ法を用いて形成されていてもよい。

前記半導体装置において、
前記埋込層は、高加速イオンインプラ法を用いて第２導電型の不純物を所定の位置に所定の深さでドープすることにより形成されていてもよい。

本発明の一態様に係る実施例に従った半導体装置の製造方法は、
半導体基板上に第１導電型の半導体層を形成する工程と、
前記半導体層を選択的にエッチングすることにより、前記活性領域を囲むように前記半導体層にリング状の第１のトレンチを形成する工程と、
前記第１のトレンチの内面に第１の絶縁膜を形成する工程と、
前記第１のトレンチの内部に前記第１の絶縁膜を介して導電性材料を充填することにより、導電性材料層を形成する工程と、
前記半導体層を選択的にエッチングすることにより、前記半導体層上面の活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並ぶ複数の第２のトレンチを形成する工程と、
前記複数の第２のトレンチに第２導電型の半導体を埋め込むことにより、柱状の複数の埋込層を形成する工程と、
少なくとも前記半導体層上面の前記活性領域に、前記半導体層とはショットキー接合を形成し且つ前記複数の埋込層とはオーミック接合を形成する第１の電極膜を形成する工程と、
前記半導体基板の下面に第２の電極膜を形成する工程と、を備える
ことを特徴とする。

前記半導体装置の製造方法において、
前記第１の電極膜と前記導電性材料層とが電気的に接続されているようにしてもよい。

前記半導体装置の製造方法において、
前記半導体層は、シリコンから成るエピタキシャル層にしてもよい。

前記半導体装置の製造方法において、
前記第１の絶縁膜は、熱酸化により形成されるようにしてもよい。

前記半導体装置の製造方法において、
前記第１の間隔Ｗｍ、前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔Ｗｃｏｎｅ、および、前記熱酸化膜の膜厚ｔｏｘの関係は、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４の関係式で表されるようにしてもよい。

前記半導体装置の製造方法において、
前記埋込層の底部の高さと、前記導電性材料層の底部の高さとが等しくなるようにしてもよい。

前記半導体装置の製造方法において、
前記埋込層は、シリコンから成るエピタキシャル層であるようにしてもよい。

本発明の他の態様に係る実施例に従った半導体装置は、
第１導電型の半導体層と、
前記半導体層上面の活性領域に第１の方向に延びて形成された複数の第２のトレンチと、
前記複数の第２のトレンチに埋め込まれた、第２導電型の半導体からなる柱状の複数の埋込層と、
前記活性領域を囲むように前記半導体層に形成されたリング状の第１のトレンチと、
前記第１のトレンチの内面に形成された第１の絶縁膜と、
前記第１のトレンチの内部に前記第１の絶縁膜を介して充填された導電性材料からなる導電性材料層と、
少なくとも前記半導体層上面の前記活性領域に配置され、前記半導体層とはショットキー接合を形成し且つ前記複数の埋込層とはオーミック接合を形成する第１の電極膜と、
前記半導体層下面に配置された第２の電極膜と、を備え、
前記第１の電極膜と前記導電性材料層とは、同電位に設定され、逆バイアス時において、前記埋込層および前記半導体層の前記導電性材料層に囲まれた部分が空乏化する
ことを特徴とする。

本発明の一態様に係る半導体装置では、素子の性能を高めるために半導体層として高不純物濃度のエピタキシャル層を用い、同幅、同間隔で配置したストライプ状の複数の埋込層を具備し、半導体層と埋込層間のPN接合に逆バイアスがかかったとき、埋込層と埋込層に挟まれた半導体層の両方が完全に空乏化するようなスーパージャンクション素子にした場合でも、活性領域を囲むように該半導体層に形成されたリング状のトレンチの内面に形成された誘電体である該絶縁膜が必要な耐圧の大部分を担うため、周辺耐圧構造部では活性領域以上の耐圧を確保することができる。

これにより、該ガードリングが数十本配置された従来技術と比較して周辺耐圧構造部の面積を縮小することができる。

さらに、該埋込層の底部の高さと該導電性材料層の底部の高さとを等しくすることで、該埋込層と該導電性材料層から下方に伸びた空乏層の底部の高さがほぼ等しい滑らかな形状となるため、逆バイアス時に該リング状のトレンチと対向する該埋込層の底部や該リング状のトレンチ内面に形成された該絶縁膜のトレンチ底部付近に電界が集中することがなくなる。また、埋込層とこの埋込層に対向する絶縁膜との第２の間隔を埋込層間の該第１の間隔よりも狭くすることにより、逆バイアス時に活性領域と周辺耐圧構造部との間のコネクタ領域をより確実に空乏化することができるため該リング状のトレンチ付近にブレイクダウン電流が集中しなくなり、より高破壊耐量の素子を構成することができる。

さらに、熱酸化による該トレンチ周辺の半導体層の不純物濃度の変化を考慮して、第１の間隔Ｗｍ、第２の間隔Ｗｃｏｎｅ、および、該熱酸化膜の膜厚ｔｏｘの関係を、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４に設定することにより、逆バイアス時に該コネクタ領域をより確実に空乏化することができるため該リング状のトレンチ付近にブレイクダウン電流が集中しなくなり、より高破壊耐量の素子を構成することができる。これにより、逆バイアス時に所望の耐圧を得て、かつ、より高破壊耐量の素子を構成することができる。
すなわち、本発明の一態様に係る半導体装置によれば、逆バイアス時の所望の耐圧を得つつ、周辺耐圧構造部の面積を小さくし、さらにより高破壊耐量にすることができる。

本発明の一態様である実施例１に係る半導体装置１００の構成の一例を示す図である。 図１に示す半導体装置１００のＡ−Ａ線に沿った断面を示す図である。 図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図３に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図４に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図５に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図６に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図７に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図８に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図９に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図１０に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図１１に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図１２に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 図１３に続く、図１、図２に示す半導体装置１００の製造方法の工程の一例を示す断面図である。 或る耐圧の半導体装置１００を想定した場合における、第２の間隔Ｗｃｏｎｅと酸化膜の膜厚ｔｏｘと、半導体装置１００のブレイクダウンする領域との関係を表す図である。 従来の半導体装置１００Ａの構成の一例を示す図である。 図１６に示す半導体装置１００ＡのＢ−Ｂ線に沿った断面を示す図である。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係る半導体装置１００の構成の一例を示す図である。また、図２は、図１に示す半導体装置１００のＡ−Ａ線に沿った断面を示す図である。なお、簡単のため、図１においては、図２に示す半導体基板１、第１、第２の電極膜３、４、コンタクト領域２ｈ、第２、第３の絶縁膜２ｆ、２ｇについて図示していない。また、図１において、Ａ−Ａ線の方向は、第２の方向と平行である。

図１、図２に示すように、半導体装置１００は、半導体基板１と、半導体層２と、複数の第２のトレンチ２ａと、複数の埋込層２ｂと、第１のトレンチ２ｃと、第１の絶縁膜２ｄと、導電性材料層２ｅと、第２の絶縁膜２ｆと、第３の絶縁膜２ｇと、第１の電極膜３と、第２の電極膜４と、を備える。

この半導体装置１００は、以下のように、埋込層２ｂおよび半導体層２の導電性材料層２ｅに囲まれた部分が完全に空乏化するスーパージャンクション素子（ダイオード）を構成する。

第１導電型（Ｎ型）の半導体基板１には、例えば、高不純物濃度のシリコン基板が選択される。

第１導電型（Ｎ型）の半導体層２は、半導体基板１上に、配置されている。この半導体層２は、例えば、エピタキシャル成長により形成される。この半導体層２は、例えば、シリコンから成るエピタキシャル層である。

複数の第２のトレンチ２ａは、半導体層２上面の活性領域Ａに第１の幅Ｗｔで第１の方向Ｘに延び且つ第１の間隔Ｗｍで並んで形成されている。

複数の埋込層２ｂは、複数の第２のトレンチ２ａに埋め込まれた、第２導電型（Ｐ型）の半導体からなる。この埋込層２ｂは、例えば、エピタキシャル成長により形成される。この埋込層２ｂは、例えば、シリコンから成るエピタキシャル層である。この埋込層２ｂは、柱状の形状を有する。なお、埋込層２ｂは、エピタキシャル成長とフォトリゾ工程による選択的なイオンインプラ法によって第２導電型（Ｐ型）の不純物を所定の位置にドープすることを繰り返すマルチエピ法を用いて形成されていてもよい。また、埋込層２ｂは、高加速イオンインプラ法を用いて第２導電型（Ｐ型）の不純物を所定の位置に所定の深さでドープすることにより形成されていてもよい。

第１のトレンチ２ｃは、活性領域Ａを囲むように半導体層２に形成されている。すなわち、この第１のトレンチ２ｃは、活性領域Ａを囲む周辺耐圧構造部Ｂの半導体層２に形成されている。この第１のトレンチ２ｃは、半導体基板１の基板面に対して四隅に丸みを付けた矩形のリング状の形状を有する（図１）。

第１の絶縁膜２ｄは、第１のトレンチ２ｃの内面に形成されている。この第１の絶縁膜２ｄは、熱酸化膜である。

導電性材料層２ｅは、第１のトレンチ２ｃの内部に第１の絶縁膜２ｄを介して充填された導電性材料からなる。すなわち、この導電性材料層２ｅは、活性領域Ａを囲む周辺耐圧構造部Ｂの半導体層２に形成されている。なお、導電性材料は、例えば、不純物が注入された多結晶シリコンである。

この導電性材料層２ｅの底部の高さは、埋込層２ｂの底部の高さと等しくなるように設定されている。これにより、逆バイアス時に活性領域Ａと周辺耐圧構造部Ｂに亘る空乏層端の形状が滑らかになり電界が集中することがなくなるため、耐圧を向上することができる。

第２の絶縁膜（フィールド絶縁膜）２ｆは、導電性材料層２ｃと埋込層２ｂとの間の半導体層２の上面に、第１の絶縁膜２ｄと繋がるように形成されている。

第３の絶縁膜（フィールド絶縁膜）２ｇは、リング状の第１のトレンチ２ｃよりも外側の領域の半導体層上に、第１の絶縁膜２ｄと繋がるように形成されている。この第３の絶縁膜２ｇは、例えば、第１の絶縁膜２ｄ以上の膜厚を有する。

コンタクト領域２ｈは、半導体層２上面の活性領域Ａに形成されている。このコンタクト領域２ｈは、第１の電極膜３と埋込層２ｂとを電気的に接続するため形成され、第１の電極膜３とオーミック接合を形成するように第２導電型（Ｐ型）の不純物が高濃度にドープされた領域である。このコンタクト領域２ｈは、必要に応じて、省略されていてもよい。

第１の電極膜３は、少なくとも半導体層２上面の活性領域Ａに配置されている。図２では、第１の電極膜３は、活性領域Ａの半導体層２上、第２の絶縁膜２ｆ上、および、導電性材料層２ｅ上に、連続して形成されている。

この第１の電極膜３は、半導体層２とはショットキー接合を形成し且つ複数の埋込層２ａとはオーミック接合を形成するようになっている。また、第１の電極膜３と導電性材料層２ｅとは、電気的に接続されている。すなわち、第１の電極膜３と導電性材料層２ｅとは、同電位に設定されている。

この第１の電極膜３は、スーパージャンクション素子（ダイオード）のアノードとして機能するようになっている。

また、第２の電極膜４は、半導体層２下面に半導体基板１を介して配置されている。この第２の電極膜４は、スーパージャンクション素子（ダイオード）のカソードとして機能するようになっている。

ここで、半導体層２上で第１の方向Ｘと直交する第２の方向Ｙにおいて、導電性材料層２ｅに最も近い埋込層２ｂと、導電性材料層２ｅに最も近い埋込層２ｂに第２の方向Ｙで対向する第１の絶縁膜２ｄとの第２の間隔Ｗｃｏｎｅは、第１の間隔Ｗｍよりも狭く設定されている。

より好ましくは、第１の間隔Ｗｍ、第２の間隔Ｗｃｏｎｅ、および、熱酸化膜で形成された第１の絶縁膜２ｄの膜厚ｔｏｘの関係は、関係式（１）で表される。

Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４ （１）

埋込層２ｂの第１の方向Ｘの端部２ｂ１と第１の絶縁膜２ｄとの第３の間隔Ｗｃｏｎｅ２は、第２の間隔Ｗｃｏｎｅよりも狭く設定されている。特に、第３の間隔Ｗｃｏｎｅ２は、第２の間隔Ｗｃｏｎｅの半分に設定されている。

これにより、Ｎ型の半導体層２とＰ型の埋込層２ｂのキャリア量のバランスがとれて、逆バイアス時に活性領域Ａと周辺耐圧構造部Ｂとの間のコネクタ領域をより確実に空乏化することができる。

ここで、図１５は、或る耐圧の半導体装置１００を想定した場合における、第２の間隔Ｗｃｏｎｅと酸化膜の膜厚ｔｏｘと、半導体装置１００のブレイクダウンする領域との関係を表す図である。

図１５に示すように、第２の間隔Ｗｃｏｎｅと酸化膜の膜厚ｔｏｘとの関係が（ａ）、（ｂ）の領域にある場合は、半導体装置１００は、活性領域Ａと周辺耐圧構造部Ｂとの間のコネクタ領域でキャリア量のバランスが崩れ空乏層が伸びにくくなり周辺耐圧構造部Ｂにおいてブレイクダウンする。一方、第２の間隔Ｗｃｏｎｅと酸化膜の膜厚ｔｏｘとの関係が（ｃ）の領域にある場合は、半導体装置１００は、周辺構造部Ｂの耐圧の方が活性領域Ａの耐圧よりも高くなり、活性領域Ａにおいてブレイクダウンする。

なお、本実施例においては、第２の間隔Ｗｃｏｎｅを第１の間隔Ｗｍよりも狭くする点や既述の関係式（１）等を考慮して、活性領域Ａにおいてブレイクダウンするように第２の間隔Ｗｃｏｎｅと酸化膜の膜厚ｔｏｘとの関係が設定される。このように設定することで、素子上で面積的に狭い周辺構造部Ｂにブレイクダウン電流が集中して流れることなく、面積的に広い活性領域Ａの面内に均一に分布してブレイクダウン電流が流れるため、発熱が抑えられ素子の破壊耐量が向上する。

以上のような構成を有する半導体装置１００は、既述のように、第１の電極膜（アノード）と導電性材料層２ｅとは、同電位に設定されている。そして、スーパージャンクション素子の逆バイアス時において、埋込層２ａと半導体層２のＰＮ接合から埋込層２ａと半導体層２の双方に空乏層が伸び、また、活性領域Ａと周辺構造部Ｂとの間のコネクタ領域には導電性材料層２ｅと対向した埋込層２ａおよび絶縁膜２ｄを介して導電性材料層２ｅから空乏層が伸びることによって、埋込層２ａおよび半導体層２の導電性材料層２ｅに囲まれた部分が空乏化するようになっている。

ここで、半導体装置１００では、素子の性能を高めるために半導体層として高不純物濃度のエピタキシャル層を用い、同幅、同間隔で配置したストライプ状の複数の埋込層を具備し、半導体層と埋込層間のPN接合に逆バイアスがかかったとき、埋込層と埋込層に挟まれた半導体層の両方が完全に空乏化するようなスーパージャンクション素子にした場合でも、活性領域を囲むように該半導体層に形成されたリング状のトレンチの内面に形成された誘電体である該絶縁膜が必要な耐圧の大部分を担うため、周辺耐圧構造部では活性領域以上の耐圧を確保することができる。

これにより、従来の該ガードリングを数十本用いる場合と比較して周辺耐圧構造の面積を縮小することができる。

さらに、既述のように、埋込層２ｂの底部２ｂ１の高さと該導電性材料層２ｅの底部２ｅ１の高さとを等しくする。さらに、埋込層２ｂとこの埋込層２ｂに対向する第１の絶縁膜との第２の間隔Ｗｃｏｎｅを埋込層２ｂ間の第１の間隔Ｗｍよりも狭くする。これにより、逆バイアス時に活性領域Ａと周辺耐圧構造部Ｂとの間のコネクタ領域に電界集中を起こすことなく、より確実に空乏化することができる。

さらに、熱酸化による該トレンチ周辺の半導体層の不純物濃度の変化を考慮して、第１の間隔Ｗｍ、第２の間隔Ｗｃｏｎｅ、および、該熱酸化膜の膜厚ｔｏｘの関係を、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４に設定する。これにより、逆バイアス時に該コネクタ領域をより確実に空乏化することができるため該トレンチ付近にブレイクダウン電流が集中しなくなり、より高破壊耐量の素子を構成することができる。これにより、逆バイアス時に所望の耐圧を得て、かつ、より高破壊耐量の素子を構成することができる。
すなわち、半導体装置１００によれば、逆バイアス時の所望の耐圧を得つつ、周辺耐圧構造部の面積を小さくし、さらにより高破壊耐量にすることができる。

次に、以上のような構成を有する半導体装置１００の製造方法の一例について説明する。

ここで、図３ないし図１４は、図１、図２に示す半導体装置１００の製造方法の各工程の一例を示す断面図である。

先ず、図３に示すように、高不純物濃度のＮ＋型の半導体基板１上に、エピタキシャル成長法により低不純物濃度のＮ型の半導体層（エピタキシャル層）２を形成する。なお、この半導体層２の厚さは、例えば、１０μｍ程度である。また、半導体層２の不純物濃度は、例えば、１.５×１０^１６ｃｍ^-３である。

次に、半導体層２上に、ＣＶＤや熱酸化等により、周辺トレンチマスク用の酸化膜（図示せず）を形成する。そして、フォトリゾ工程により、活性領域Ａを囲むように、該周辺トレンチマスク用の酸化膜の第１のトレンチ２ｃに対応する領域に、開口部を形成する。そして、ドライエッチング法により、周辺トレンチマスク用の酸化膜をエッチングする。その後、該フォトリゾ工程のレジストを除去する。そして、該周辺トレンチマスク用の酸化膜をマスクとして、ドライエッチング法により、半導体層２を所定の位置（例えば、６.５μｍ程度）までエッチングする。これにより、活性領域Ａを囲むように半導体層２に第１のトレンチ２ｃが形成される。そして、該周辺トレンチマスク用の酸化膜を除去する（図４)。

すなわち、半導体層２を選択的にエッチングすることにより、活性領域Ａを囲むように半導体層２にリング状の第１のトレンチ２ｃを形成する。

次に、等方性ドライエッチング法等により、第１のトレンチ２ｃの底部および肩部をラウンド化する。さらに、犠牲酸化を行いその酸化膜を除去する。これにより、第１のトレンチ２ｃ内の上述のドライエッチによるダメージ層が除去される。その後、第１のトレンチ２ｃ内および半導体層２上に、第１の絶縁膜（熱酸化膜）２ｄを形成する（図５）。

すなわち、第１のトレンチ２ｃの内面に第１の絶縁膜２ｄを形成する。

なお、例えば、熱酸化膜を１.０μｍ形成した場合、第１のトレンチ２ｃの深さ（半導体層２の上面からトレンチの底部に形成された熱酸化膜の上面までの距離）は５.５μｍとなる。

次に、図６に示すように、少なくとも第１のトレンチ２ｃの内部に第１の絶縁膜２ｄを介して導電性材料（例えば、ポリシリコン等）を充填する。これにより、第１のトレンチ２ｃの内部に導電性材料層２ｅが形成される。

次に、半導体層２上の第１の絶縁膜２ｄ上の導電性材料を、半導体層２上の第１の絶縁膜２ｄの表面近辺までエッチバックする。そして、導電性材料上に、トレンチエッチング時のマスクとなるマスク膜（例えば、ポリシリコン酸化膜等）２ｉを形成する。さらに、フォトリゾ工程により、第２のトレンチ２ａを形成する領域に、レジスト膜１０の開口部１０ａを形成する（図７）。

なお、例えば、開口部１０ａの幅（第１の幅Ｗｔ）は０.５μｍ、開口部１０ａの間隔（第１の間隔Ｗｍ）は１.５μｍ、最外の開口部１０ａと第１の絶縁膜２ｄとの間隔（第２間隔Ｗｃｏｎｅ）は１.０μｍに設定される。

次に、ドライエッチング法により、レジスト膜１０をマスクとして、半導体層２上の酸化膜（熱酸化膜）２ｄをエッチングする。その後、レジスト膜１０を除去し、パターニングされた半導体層２上の酸化膜２ｄをマスクとして、半導体層２を所定の位置までエッチングする。これにより、第２のトレンチ２ａが半導体層２上面の活性領域Ａに第１の幅Ｗｔで第１の方向Ｘに延び且つ第１の間隔Ｗｍで並んで形成される（図８）。

すなわち、半導体層２を選択的にエッチングすることにより、半導体層２上面の活性領域Ａに第１の幅で第１の方向に延び且つ第１の間隔で並ぶ複数の第２のトレンチ２ａを形成する。

なお、この第２のトレンチ２ａの深さは、例えば、５.５μｍであり、この第２のトレンチ２ａの底部２ａ１の高さと導電性材料２ｅの底部２ｅ１の高さは、等しくなっている。

また、半導体層２が不純物としてリンがドープされたＮ型の半導体から成る場合、既述のように、熱酸化による第１のトレンチ２ｃ周辺の半導体層２の不純物濃度が高くなることを考慮して、第１の間隔Ｗｍ、第２の間隔Ｗｃｏｎｅ、および、該熱酸化膜２ｄの膜厚ｔｏｘの関係を、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４に設定する。これにより、逆バイアス時に該コネクタ領域をより確実に空乏化することができる。これにより、逆バイアス時に所望の耐圧を得ることができる。

次に、上記エッチングによる第２のトレンチ２ａ内のダメージ層を除去する。その後、第２のトレンチ２ａのトレンチ側壁および底面に、Ｐ型不純物を含むドーパントガスを導入しながらＰ型の単結晶シリコンを選択エピタキシャル成長（酸化膜表面には着かず、シリコン表面にのみ選択的にエピタキシャル成長させる方法）させる。このとき、半導体層２上の酸化膜２ｄ上まで、酸化膜２ｄの開口部からエピタキシャル成長層が盛り上がって形成する。これにより、第２のトレンチ２ａに埋め込まれた埋込層２ｂが形成される（図９）。

すなわち、複数の第２のトレンチ２ａに第２導電型の半導体を埋め込むことにより、柱状の複数の埋込層２ｂを形成する。

なお、埋込層２ｂの不純物濃度は、例えば、４.５×１０^１６ｃｍ^-３程度である。

次に、図１０に示すように、成長させたＰ型の単結晶シリコン（埋込層２ｂ）を所定の位置（例えば、半導体層２の上面）までエッチング（例えば、ドライエッチング）する。

次に、図１１に示すように、少なくとも埋込層２ｂの上部に、例えば、１２００Å程度の下地用の酸化膜２ｄ１を形成する。さらに、不純物（Ｐ型イオン）を、例えば、イオンインプラ法等により、酸化膜２ｄ１を介して、埋込層２ｂの上部に注入する。そして、アニールにより、該不純物を拡散させて、コンタクト領域２ｈを形成する。

次に、図１２に示すように、フォトリゾ工程を経て、レジスト膜１１をマスクとして、導電性材料層２ｅ上、活性化領域Ａの半導体層２上の酸化膜２ｄ、２ｄ１をエッチングして除去する。

次に、レジスト膜１１を除去後、例えば、１０００Å程度の絶縁膜（酸化膜）を形成する。その後、フォトリゾ工程により、レジスト膜１２をマスクとして、該絶縁膜をエッチングする。これにより、第２、第３の絶縁膜２ｆ、２ｇが形成されるとともに、コンタクト領域２ｈの上面、活性化領域Ａの半導体層２の上面、導電性材料層２ｅの上面を露出させる（図１３）。

次に、図１４に示すように、例えば、蒸着により、電極材料であるメタルを半導体層２の上方に形成し、形成されたメタル膜をフォトリゾ工程でエッチングすることにより、第１の電極（アノード）３を形成する。すなわち、少なくとも半導体層２上面の活性領域Ａに、半導体層２とはショットキー接合を形成し且つ複数の埋込層２ｂとはオーミック接合を形成する第１の電極膜３を形成する。

さらに、例えば、蒸着により、電極材料であるメタルを半導体基板１の下方に形成することにより、第２の電極（カソード）４を形成する。すなわち、半導体基板１の下面に第２の電極膜４を形成する。

以上の工程により、図１、図２に示す半導体装置１００が完成する。

このようにして形成された本実施例に係る半導体装置によれば、既述のように、逆バイアス時の所望の耐圧を得つつ、周辺耐圧構造部の面積を小さくし、さらにより高破壊耐量にすることができる。

なお、既述の実施例では、第１導電型をＮ型とし、第２導電型をＰ型として説明したが、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。

また、既述の実施例では、スーパージャンクション構造の埋込層をトレンチ内に選択エピタキシャル成長をすることで形成したが、これに限るものではなく、所定の厚さに形成された半導体層２である第１導電型のエピタキシャル層にフォトリゾ工程で、同幅、同間隔で矩形状に開口したレジスト膜をマスクとして第２導電型の不純物をイオンインプラ法を用いてドープし、レジスト膜除去後、更に半導体層２の表面に第１導電型のエピタキシャル層を所定の厚さ形成した後、フォトリゾ工程、不純物ドープを行う工程を繰返し、所望の埋込層深さを得ることにより、埋込層を形成するようなマルチエピタキシャル法を用いてもよい。この場合、周辺構造部Ｂの第１のトレンチ２ｃは半導体層２に埋込層を形成した後、既述の工程にて形成することとなる。

また、スーパージャンクション構造の埋込層を第１導電型の半導体層上にフォトリゾ工程で、同幅、同間隔で矩形状に開口したレジスト膜をマスクとして、第２導電型の不純物を高加速イオンインプラ法で、所定の位置で所定の深さにドープすることにより、埋込層を形成してもよい。

１ 半導体基板
２ 半導体層
２ａ トレンチ
２ｂ 埋込層
２ｃ トレンチ
２ｄ 第１の絶縁膜
２ｅ 導電性材料層
２ｆ 第２の絶縁膜
２ｇ 第３の絶縁膜
２ｈ コンタクト領域
３ 第１の電極膜
４ 第２の電極膜
１０ レジスト膜
１１ レジスト膜
１２ レジスト膜
１００ 半導体装置
Ａ 活性領域
Ｂ 周辺耐圧構造部
Ｘ 第１の方向
Ｙ 第２の方向
Ｗｍ 第１の間隔
Ｗｃｏｎｅ 第２の間隔
Ｗｃｏｎｅ２ 第３の間隔
Ｗｔ 第１の幅
ｔｏｘ 熱酸化膜の膜厚

Claims (27)

1. 第１導電型の半導体層と、
   前記半導体層上面の活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並んで形成された第２導電型の半導体からなる複数の埋込層と、
   前記活性領域を囲むように前記半導体層に形成されたリング状の第１のトレンチと、
   前記第１のトレンチの内面に形成された第１の絶縁膜と、
   前記第１のトレンチの内部に前記第１の絶縁膜を介して充填された導電性材料からなる導電性材料層と、
   少なくとも前記半導体層上面の前記活性領域に配置され、前記半導体層とはショットキー接合を形成し且つ前記複数の埋込層とはオーミック接合を形成する第１の電極膜と、
   前記半導体層下面に配置された第２の電極膜と、を備え、
   前記第１の電極膜と前記導電性材料層とは、同電位に設定され、
   逆バイアス時において、前記埋込層および前記半導体層の前記導電性材料層に囲まれた部分が空乏化し、
   前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔は、前記第１の間隔よりも狭い
   ことを特徴とする半導体装置。
2. 前記埋込層は、前記半導体層上面の活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並んで形成された複数の第２のトレンチ内に第２導電型の半導体を埋め込んで形成されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の電極膜と前記導電性材料層とが電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記導電性材料層と前記埋込層との間の前記半導体層の上面に形成された第２の絶縁膜をさらに備え、
   前記第１の電極膜は、前記活性領域の前記半導体層上、前記第２の絶縁膜上、および、前記導電性材料層上に、連続して形成されている
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記埋込層の底部の高さと、前記導電性材料層の底部の高さとが等しいことを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
6. 前記半導体層は、シリコンから成るエピタキシャル層であることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
7. 前記埋込層は、シリコンから成るエピタキシャル層であることを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
8. 前記第１の絶縁膜は、熱酸化膜であることを特徴とする請求項６に記載の半導体装置。
9. 前記第１の間隔Ｗｍ、前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔Ｗｃｏｎｅ、および、前記熱酸化膜の膜厚ｔｏｘの関係は、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４の関係式で表される
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記埋込層の前記第１の方向の端部と前記第１の絶縁膜との第３の間隔は、前記第２の間隔よりも狭い
    ことを特徴とする請求項１に記載の半導体装置。
11. 前記第３の間隔は、前記第２の間隔の半分であることを特徴とする請求項１０に記載の半導体装置。
12. 前記半導体層上面に形成され、前記第１の電極膜と前記埋込層とを電気的に接続するコンタクト領域を、さらに備える
    ことを特徴とする請求項１ないし１１のいずれか一項に記載の半導体装置。
13. 前記導電性材料は、不純物が注入された多結晶シリコンであることを特徴とする請求項１ないし１２のいずれか一項に記載の半導体装置。
14. 前記リング状の前記第１のトレンチよりも外側の領域の前記半導体層上に、前記第１の絶縁膜と繋がるように形成され、前記第１の絶縁膜以上の膜厚を有する第３の絶縁膜を、さらに備える
    ことを特徴とする請求項１ないし１２のいずれか一項に記載の半導体装置。
15. 前記半導体装置は、前記埋込層および前記半導体層の前記導電性材料層に囲まれた部分が完全に空乏化するスーパージャンクション素子であることを特徴とする請求項１ないし１４のいずれか一項に記載の半導体装置。
16. 前記第１導電型は、Ｎ型であり、
    前記第２導電型は、Ｐ型であることを特徴とする請求項１ないし１５のいずれか一項に記載の半導体装置。
17. 前記第１のトレンチは、矩形のリング状の形状を有することを特徴とする請求項１ないし１５のいずれか一項に記載の半導体装置。
18. 前記第１のトレンチは、四隅に丸みを付けた矩形のリング状の形状を有することを特徴とする請求項１ないし１６のいずれか一項に記載の半導体装置。
19. 前記埋込層は、エピタキシャル成長とフォトリソ工程による選択的なイオンインプラ法によって第２導電型の不純物を所定の位置にドープすることを繰り返すマルチエピ法を用いて形成されている
    ことを特徴とする請求項１に記載の半導体装置。
20. 前記埋込層は、高加速イオンインプラ法を用いて第２導電型の不純物を所定の位置に所定の深さでドープすることにより形成されている
    ことを特徴とする請求項１に記載の半導体装置。
21. 半導体基板上に第１導電型の半導体層を形成する工程と、
    前記半導体層を選択的にエッチングすることにより、活性領域を囲むように前記半導体層にリング状の第１のトレンチを形成する工程と、
    前記第１のトレンチの内面に第１の絶縁膜を形成する工程と、
    前記第１のトレンチの内部に前記第１の絶縁膜を介して導電性材料を充填することにより、導電性材料層を形成する工程と、
    前記半導体層を選択的にエッチングすることにより、半導体層上面の前記活性領域に第１の幅で第１の方向に延び且つ第１の間隔で並ぶ複数の第２のトレンチを形成する工程と、
    前記複数の第２のトレンチに第２導電型の半導体を埋め込むことにより、複数の埋込層を形成する工程と、
    少なくとも前記半導体層上面の前記活性領域に、前記半導体層とはショットキー接合を形成し且つ前記複数の埋込層とはオーミック接合を形成する第１の電極膜を形成する工程と、
    前記半導体基板の下面に第２の電極膜を形成する工程と、を備え、
    前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔は、前記第１の間隔よりも狭い
    ことを特徴とする半導体装置の製造方法。
22. 前記第１の電極膜と前記導電性材料層とが電気的に接続されていることを特徴とする請求項２１に記載の半導体装置の製造方法。
23. 前記半導体層は、シリコンから成るエピタキシャル層であることを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
24. 前記第１の絶縁膜は、熱酸化により形成されることを特徴とする請求項２３に記載の半導体装置の製造方法。
25. 前記第１の間隔Ｗｍ、前記半導体層上で前記第１の方向と直交する第２の方向において、前記導電性材料層に最も近い前記埋込層と、前記導電性材料層に最も近い前記埋込層に前記第２の方向で対向する前記第１の絶縁膜との第２の間隔Ｗｃｏｎｅ、および、前記熱酸化膜の膜厚ｔｏｘの関係は、Ｗｃｏｎｅ≦Ｗｍ−ｔｏｘ×０．４の関係式で表される
    ことを特徴とする請求項２４に記載の半導体装置の製造方法。
26. 前記埋込層の底部の高さと、前記導電性材料層の底部の高さとが等しいことを特徴とする請求項２１ないし２５のいずれか一項に記載の半導体装置の製造方法。
27. 前記埋込層は、シリコンから成るエピタキシャル層であることを特徴とする請求項２３ないし２６のいずれか一項に記載の半導体装置の製造方法。

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