JP2012109368A

JP2012109368A - 半導体装置の製造方法

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Publication number: JP2012109368A
Application number: JP2010256493A
Authority: JP
Inventors: Tomokazu Mizushima; 智教水島
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-11-17
Filing date: 2010-11-17
Publication date: 2012-06-07
Anticipated expiration: 2030-11-17
Also published as: US8492254B2; US8841697B2; JP5671966B2; US20130313676A1; US20120122307A1

Abstract

【課題】トレンチＭＯＳゲート構造とこの構造を取り囲む第２トレンチの底部に形成する絶縁膜を厚膜化する半導体装置の製造方法を提供すること。
【解決手段】ｎ型基板表面に、離間する複数の第１トレンチと、より幅が広く第１トレンチを囲む第２トレンチとを形成する第１工程と、第１、第２トレンチの内面にゲート酸化膜を形成する第２工程と、第１トレンチ幅の二分の一以上の厚さの導電材料を堆積する第３工程と、ゲート酸化膜を停止層として導電材料を除去する第４工程と、ゲート酸化膜より厚い絶縁膜を形成する第５工程と、ＣＭＰで絶縁膜表面を研磨しｎ型基板と第１トレンチ表面の導電材料を露出させる第６工程と、前記露出したｎ型基板表面とショットキー接合をなす電極膜を形成する第７工程と、第２トレンチ内部の厚い絶縁膜上で前記電極膜の外周部を除去する第８工程とを有する半導体装置の製造方法。
【選択図】図２

Description

本発明は半導体装置の製造方法、特に終端構造の電界緩和が改善されたショットキーバリアダイオード（以降ＳＢＤ）の製造方法に関する。

図７に一般的なプレーナ型ＳＢＤ１００の断面図を示す。このＳＢＤ１００はｎ＋型半導体基板１上にｎ型半導体層２をエピタキシャル成長させ、このｎ型半導体層２の表面にショットキー接合を形成するアノード電極３を被着させ、ｎ＋型半導体基板１の裏面にオーミック接合を形成するカソード電極４を設ける構造を有する。また、このＳＢＤ１００は、ショットキー接合領域の最外周部の基板の表面層にｐ型の半導体領域をガードリング５として備える。このガードリング５の表面はアノード電極３の一部と接触している。さらに、ガードリング５の外周側表面およびｎ型半導体層２の最外周表面にかけては絶縁膜６が被覆されている。

一般にＳＢＤはアノード電極の材料を変えることによりアノード電極とｎ型半導体層面との接合面のバリアハイトが制御可能であり、通常のｐｎダイオードと比較して立ち上がり電圧を低く設定することができる。また、少数キャリアの蓄積が原則無いのでスイッチング速度が速くスイッチング損失が少ないというメリットを持つ。しかし、逆方向にバイアスした時のリーク電流が大きいことや、伝導度変調が無いために高耐圧素子では大電流を流すとオン抵抗がｐｎダイオードよりも大きくなるという欠点がある。

また、一般にＳＢＤではオン抵抗とリーク電流にトレードオフ関係があることが知られている。すなわち、ｎ型半導体層は、その不純物濃度を上昇させることでオン抵抗を下げることができるが、逆バイアス印加時にはショットキー接合から進行する空乏層のｎ型半導体層への広がりが難くなり、低い逆バイアス電圧でショットキー接合近傍の電界強度がシリコンの臨界電界強度に達し易くなるため、耐圧が低下する。また、アノード電極の外周近傍で表面電界が強まり、リーク電流も増加する。逆にｎ型半導体層２の不純物濃度が低いＳＢＤでは、高耐圧、低リーク電流となるもののオン抵抗が大きくなり、損失が増すことになる。

さらに、前述の図７のようなｐ型の半導体領域をガードリング５として用いるＳＢＤ１００ではオン動作時に所定の電圧を超えるとガードリング５がｐｎダイオードとして動作する。そのため、オフ状態に切り替える際に、蓄積された少数キャリアの吐き出し時間を必要とし、逆回復時間（Ｔｒｒ）が長くなり、高速動作が妨げられることになる。

ＳＢＤの有する、これらのトレードオフ関係を改善するための素子として、トレンチＭＯＳバリアショットキー（以降ＴＭＢＳと略記することがある）が発表されている（非特許文献１）。このようなＴＭＢＳの一つに、図８の断面図に示すような表面にトレンチＭＯＳゲート構造を有するＳＢＤが知られている（特許文献１）。この図８に示すＴＭＢＳ１０１は、半導体基板の表面に等間隔に掘ったトレンチ７の内壁に絶縁膜８を形成し、その内部に、たとえば、ポリシリコンのような導電材料９が充填されるＭＯＳゲートのような構造を備えている。このようなＭＯＳゲート構造とすることで、オン状態の時は、ｎ型半導体層２の部分が縦方向にドリフト電流を流す電流経路として働き、逆バイアス時には、ＭＯＳゲート部分からも空乏層が広がることでピンチオフ効果を得ることができ、半導体表面での電界を緩和させて耐圧を向上させることができ、リーク電流も減少させることができる。この結果、トレンチ７問距離やｎ型半導体層２の不純物濃度を調節することで、通常のトレンチのないプレーナ型と同等のリーク電流でより低いオン抵抗を実現することができる。

また、ＴＭＢＳであって、終端トレンチ内に形成した厚い絶縁膜上にフィールドプレートを設けることにより、耐圧を向上させる構造が知られている（特許文献２、３）

特開２００２−５０７７３号公報特開２００２−２０８７１１号公報特表２００８−５３３６９６号公報トレンチ・モス・バリア・ショットキー（ティーエムビーエス）レクティファイアー；ア・ショットキー・レクティファイアー・ウィズ・ハイアー・ザン・パラレル・プレーン・ブレイクダウン・ボルテージ、エム・メロートラ、アンドビー・ジェー・バリガ、ソリッドステート・エレクトロニクス、ボリューム３８、ナンバー４、１９９５、ｐ．８０１（ＴｒｅｎｃｈＭＯＳＢａｒｒｉｅｒＳｃｈｏｔｔｋｙ（ＴＭＢＳ）Ｒｅｃｔｉｆｉｅｒ；ＡＳｃｈｏｔｔｋｙＲｅｃｔｉｆｉｅｒｗｉｔｈＨｉｇｈｅｒＴｈａｎＰａｒａｌｌｅｌＰｌａｎｅＢｒｅａｋｄｏｗｎＶｏｌｔａｇｅ，Ｍ．Ｍｅｈｒｏｔｒａ、ａｎｄＢ．Ｊ．Ｂａｌｉｇａ、Ｓｏｌｉｄ−ｓｔａｔｅＥｌｅｃｔｒｏｎ．，ｖｏｌ３８，Ｎｏ．４，１９９５，ｐ．８０ｌ）

しかしながら、前述の特許文献１に示すようなＴＭＢＳ構造では次のような問題点がある。図８のＴＭＢＳ構造では、素子耐圧は図９に示すように、トレンチ７の間隔（メサ部１０の幅）が所定の距離のときに耐圧ピークとなる特性を持つ。素子の高耐圧化のためには図９での耐圧ピーク位置でトレンチ間隔を設計することが望ましいが、その場合は、前記図８で、逆バイアス印加時に最外周にある終端のトレンチ７の側壁絶縁膜低部近傍Ａ点に電界が集中することとなり、ＴＭＢＳのショットキー接合部（活性部）よりも先に最外周トレンチ底部Ａ点での電界集中によりブレークダウンを起こし、耐圧が低下する。高耐圧化のためには終端トレンチでの耐圧を活性部の耐圧よりも高くしなければならない。

その解決策として前記特許文献２、３に示すような終端トレンチをフィールドプレート構造とすることが提案されている。しかし、これらの構造には、さらに次のような問題がある。すなわち、前記特許文献２では、終端トレンチ内の幅の狭いスペーサー上で酸化膜をパターンエッチングしなければならず工程難易度が高い。さらにプロセス上のマージンの確保が難しく安定した製造プロセスとして問題がある。前記特許文献３では底部酸化膜を熱酸化で厚膜化する必要があるが、熱酸化による１μｍ以上の酸化膜形成は非常に難しく高耐圧化に限界がある。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチＭＯＳゲート構造を備え、このトレンチＭＯＳゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することである。

前記本発明の目的を達成するために、本発明は、第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第１工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第２工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第３工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第４工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第５工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第６工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第７工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第８工程とを有する半導体装置の製造方法とする。前記第１工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことが好ましい。また、前記第４工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第６工程で、化学的機械的研磨装置により絶縁膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の絶縁膜を除去して前記スペーサーを露出させ、前記第７工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることが好ましい。前記第４工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第６工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記絶縁膜が残るようにし、前記第７工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では絶縁膜を介して前記電極膜を接触させることもよい。さらにまた、前記第６工程後、前記第７工程の前に、犠牲酸化膜の形成と除去を行うことが望ましい。

本発明によれば、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチＭＯＳゲート構造を備え、このトレンチＭＯＳゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することができる。

本発明の半導体装置の製造方法にかかる実施例１のＴＭＢＳの断面図である。本発明の半導体装置の製造方法にかかる実施例１のＴＭＢＳの主要な製造工程を示す半導体基板の断面図である。本発明と従来構造にかかるＴＭＢＳの活性部トレンチと終端環状トレンチ底部における電界強度分布図である。従来のＳＢＤと本発明にかかるＴＭＢＳのトレンチの断面における等電位面分布図である。請求項３の発明にかかるＴＭＢＳ端部の断面図である。請求項４の発明にかかるＴＭＢＳ端部の断面図である。従来の一般的なＳＢＤの断面図である。従来のＴＭＢＳの断面図である。従来のＴＭＢＳのトレンチ間隔と耐圧との関係図である。本発明にかかるフィールドプレートの長さと耐圧との関係図である。終端環状トレンチ底部の絶縁膜厚と耐圧の関係図である。活性部トレンチと終端環状トレンチ間隔と耐圧との関係図である。

以下、本発明にかかる半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。下記実施例の記載ある活性部とは第１トレンチを含む主電流が流れる領域を言う。

本発明の半導体装置の製造方法にかかる実施例について、以下、具体的に説明する。図１は、本発明の半導体装置の製造方法により形成されたトレンチ型ショットキーダイオード（ＴＭＢＳ）の周辺部の断面図である。図２は図１に示す本発明にかかるＴＭＢＳの主要な製造工程を示す半導体基板の断面図である。図２（ａ）に示すように、ｎ＋型半導体基板１は高濃度のｎ型不純物がドープされ、その上層にはｎ＋型半導体基板１よりは低濃度にドープされたエピタキシャル成長によるｎ型半導体層２を具備している。活性部トレンチを第１トレンチ、端部環状トレンチを第２トレンチとして下記説明する。

まず、図２（ｂ）に示すように、活性部に位置する第１トレンチ７と、第１トレンチ７からメサ部１０で離間し、第１トレンチよりも広い幅を持つ第２トレンチ１１とを、フォトレジストと酸化膜とを組み合わせたマスクパターン等を用いて異方性エッチングで同時に作製する。第１トレンチの形状は柱状、列状、リング状などとすることができる。第１トレンチは活性部内に複数形成される（第１トレンチは図１、２では１個だけ示されている）。しかし、いずれの形状でも、複数の第１トレンチの間隔は逆バイアス時に拡がる空乏層によってピンチオフされ得る間隔にされる必要がある。第１トレンチ７と第２トレンチ１１の深さは同時に形成するので、同じ深さになってもよいが、実際には異なる幅の影響を受けて、幅の広い第２トレンチ１１が第１トレンチより少し深くなる。トレンチの深さはたとえば、０．５μｍ〜１５μｍの範囲から選択することができる。トレンチの深さが０．５μｍより浅い場合はＴＭＢＳ構造に起因する効果はほとんど得られなくなる。１５μｍより深い場合は、プロセス難易度が高くなりすぎること、および側壁への厚い絶縁膜６形成が困難になり耐圧保持が難しくなることなどから現実的でなくなる。第１トレンチの幅はトレンチの深さより小さいことが必要となる。第２トレンチ１１の幅に関しては第１トレンチ７よりは十分に広く、第２トレンチ１１の深さよりも広い幅を持つことが望ましい。

続いて、図２（ｃ）に示すように熱酸化工程を用いてメサ部１０表面および第１、第２トレンチの内壁に０．１μｍ程度のゲート酸化膜８を形成する。このゲート酸化膜８はＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ（ＨＴＯ）膜などで形成してもよい。次にＣＶＤプロセスでたとえばポリシリコンからなる導電材料９を堆積させる。

導電材料９の厚さは第１トレンチ７内部を埋め込んだ上でその上部まで堆積し、なおかつ第２トレンチ１１内部は完全には埋め込まれず、その深さより浅く堆積する程度に留まるような条件で形成することが必要である。

次に、図２（ｄ）に示すようにメサ部１０表面のゲート酸化膜８をエッチング停止層として用いて異方性エッチングを行い、メサ部１０表面より上の導電材料９をエッチングで除去する。この際、第１トレンチ７の幅に対して第２トレンチ１１の幅が十分に広い場合、第１トレンチの内部には導電材料９が残るが、第２トレンチは内部全面エッチングされ導電材料９は残らない。続いて図２（ｅ）に示すように、第２トレンチに終端構造を形成するためにＢｏｒｏｎＰｈｏｓｐｈｏｒＳｉｌｉｃａｔｅＧｌａｓｓ（ＢＰＳＧ）膜、ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏｓｉｌｉｃａｔｅ（ＴＥＯＳ）膜、ＨＴＯ膜などの酸化膜を絶縁膜６として全面に形成する。図２では、この絶縁膜６の膜厚は第２トレンチ１１の深さよりも薄い膜厚としているが、第２トレンチを完全に埋め込むような厚い膜厚でもよい。

続いて、図２（ｆ）に示すように、図示しない化学的機械的研磨装置（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ（以降ＣＭＰと略記する））を用いてメサ部１０上層の絶縁膜６（とゲート酸化膜８）およびこの絶縁膜６（とゲート酸化膜８）の下層の半導体基板の一部を研磨して半導体基板の活性部表面の平坦化工程を行う。この時、第１トレンチ７内部の導電材料９の表面に、後述の第１電極材料が接触することができるように、前記平坦化工程における研磨で導電材料９の表面を露出させておくことが必要である。

ただし、前記ＣＭＰにより表面平坦化されたメサ部１０の半導体基板の露出表面は表面粗れが残っていることがあるので、犠牲酸化工程（熱酸化−酸化膜除去）、もしくは９００〜１０００℃程度の熱処理を取り入れた方が好ましい場合がある。

そして、図１に示すように、スパッタリングまたは蒸着等の方法を用いてメサ部１０表面とショットキー接合を形成するとともに、アノード電極３となる第１電極膜を形成する。その後、フォトリソグラフィ技術を用いて第１電極膜を第２トレンチ１１内の絶縁膜６上でフィールドプレート長（Ｌｆｐ）を残して外周側をエッチングして除去する。このフィールドプレート長（Ｌｆｐ）の長さは耐圧に影響する。図１０はフィールドプレート長（Ｌｆｐ）と耐圧（ＢＶ（Ｖ））の関係を示す図の一例である。図１０で耐圧１１５Ｖを示す太線は活性部が担う耐圧である。図１０から活性部の耐圧が１１５Ｖの場合、フィールドプレート長（Ｌｆｐ）が約２μｍ以上で活性部よりフィールドプレートが担う耐圧の方が高くなるので、好ましい。好ましいフィールドプレート長はトレンチ形状、ｎ型半導体層２の不純物濃度などによって変わる。フィールドプレート部の耐圧が高いと、活性部で先に臨界電界強度に達するので、活性部の耐圧でデバイスの耐圧が決まる。通常は、活性部の耐圧でデバイスの耐圧が決まる方が耐圧の信頼性がより高くなり好ましい。

また、本発明にかかる第２トレンチ１１内部に形成される絶縁膜６の厚さも耐圧に関係する。図１１に、端部環状トレンチ（第２トレンチ）底部の絶縁膜厚さと耐圧の関係を示す。前記図１０と同様に活性部の耐圧１１５Ｖを太線で示す。図１１で、第１トレンチの側壁に形成されているゲート酸化膜８の厚さと同一である絶縁膜６の厚さ０．３μｍでは、耐圧が活性部の１１５Ｖより低いということは、端部環状トレンチ（第２トレンチ）内で電界集中が起きていることを表している。また、図１１では、絶縁膜６の厚さを２μｍより大きくし過ぎると、最外周の第１トレンチと第２トレンチ間で耐圧が決まるようになるので、フィールドプレート長と耐圧の関係が無くなり、やはり耐圧が低下することを示している。

第２トレンチの幅、深さにより、第２トレンチ中の絶縁膜６の厚さの好適範囲は変わるが、ゲート酸化膜８の厚さ（例えば０．１μｍ）よりも厚く、第２トレンチの深さの２分の１（例えば７．５μｍ）を超えない厚さが絶縁膜６の厚さの好適範囲となる。絶縁膜６がゲート酸化膜８より薄いと活性部の耐圧が低下し、第２トレンチの深さの２分の１を超える厚さの場合、プロセス上の難易度が大きくなりすぎるためである。絶縁膜６の厚さについて、より好ましい数値範囲としては、０．１μｍ〜３．０μｍ、さらに好ましくは０．５μｍ〜２．０μｍとなる。

第１トレンチと第２トレンチの間隔については、前記図９で説明したように、第１トレンチ間隔には最大耐圧を得る最適間隔がある。その理由は、第１トレンチ間隔が大きくなりすぎると、ピンチオフが起こり難くなり表面電界を緩和しきれず、ショットキー接合表面で耐圧が決まり、間隔が近くなりすぎると、第１トレンチ間での等電位面が密になりすぎて、耐圧が低下するためである。ただし、第１トレンチ間隔で耐圧が低下する間隔は０．５μｍ以下の場合である。この０．５μｍ以下という間隔は、第１トレンチの合計面積がショットキー接合面積（真の活性部）より大きくなる間隔であり、デバイスとしてはもはや実用的な設計として意味ある間隔ではないので、実質的に図９は第１トレンチ間隔は狭いほうが耐圧が高くなることを表していると言える。同様のことは、図１２に示すように、第１トレンチ（活性部トレンチ）と第２トレンチ（端部環状トレンチ）の間の間隔と耐圧との関係にも当てはまるので、高耐圧を得るには第１トレンチ間隔より第１トレンチと第２トレンチの間の間隔を狭くする方が望ましい。第１トレンチと第２トレンチの間隔の値におけるより好ましい範囲は、図１２から０．４μｍ以上２．０μｍ以下である。

続いて、半導体基板１の裏面の不要な層を除去し、裏面全域にスパッタリングまたは蒸着等の方法を用いてカソード電極４となる第２電極膜を形成する。
図３は従来構造と本発明の実施例にかかるＴＭＢＳの、活性部トレンチ底部と終端環状トレンチ底部での逆バイアス時の電界強度の比較図である。図に示されるとおり、従来構造では終端環状トレンチの底部の電界強度が非常に高くなっていたが、本発明のトレンチ構造では、活性部トレンチ底部の電界強度の方が大きいだけでなく、終端環状トレンチの底部の電界強度が大きく緩和され、横方向で両者の電界強度バランスがよい（電界強度の差が小さい）ことが分かる。また、図４にその時の等電位面比較を示す。図４でも、従来構造では終端環状トレンチ底部で等電位面が集中していたが、本発明の終端環状トレンチ構成とすることで等電位面の間隔がバランスよくなって改善されていることが分かる。

本発明の半導体装置の製造方法にかかる実施例２として、図５に、トレンチ型ショットキーダイオード（ＴＭＢＳ）の周辺部の断面図を示す。これは、導電材料９を異方性エッチングする際に第２トレンチ１１側壁面にスペーサー１２として導電材料９が残るような形状である。このような場合でも、スペーサー１２とフィールドプレート３とで分割して電界を保持するために従来よりも高耐圧を維持することが可能である。

本発明の半導体装置の製造方法にかかる実施例３として、図６に、ＴＭＢＳの周辺部の断面図を示す。実施例２と同様にスペーサー１２が第２トレンチ１１側壁面に残っているが導電材料９を異方性エッチングする条件、もしくは表面平坦化工程をする際の条件について、導電材料９の表面がメサ部１０の表面よりも低くなるように調節する。以上のような条件にすることで、導電材料９が絶縁膜６に覆われてアノード電極３と接触せず、浮遊電位となるような構造にすることができる。このような形状であっても同様に電界の保持が可能であり、従来よりも高耐圧を維持することが可能である。

１ｎ＋型半導体基板
２ｎ型半導体層
３アノード電極
４カソード電極
５ガードリング
６絶縁膜
７第１トレンチ
８ゲート酸化膜
９導電材料
１０メサ部
１１第２トレンチ
１２スペーサー
１００ＳＢＤ
１０１ＴＭＢＳ

Claims

第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第１工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第２工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第３工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第４工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第５工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第６工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第７工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第８工程とを有することを特徴とする半導体装置の製造方法。
前記第１工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことを特徴とする請求項１記載の半導体装置の製造方法。
前記第４工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第６工程で、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の酸化膜を除去して前記スペーサーを露出させ、前記第７工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第４工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第６工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記酸化膜が残るようにし、第７工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では酸化膜を介して前記電極膜を接触させることを特徴とする請求項３記載の半導体装置の製造方法。
前記第６工程後、前記第７工程の前に、犠牲酸化膜の形成と除去を行うことを特徴とする請求項１記載の半導体装置の製造方法。