DE102018124418A1 - Verfahren zum herstellen einer isolationsschicht in einem halbleiterkörper und halbleiterbauelement - Google Patents

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Christian Fachmann
Franz Hirler
Winfried Kaindl
Markus Rochel
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Abstract

Ein Verfahren und ein Transistorbauelement werden beschrieben. Das Verfahren umfasst: Herstellen eines Grabens (130) in einer ersten Oberfläche (101) in einem Randgebiet (120) eines Halbleiterkörpers (100); Herstellen einer Isolationsschicht (20) in dem Graben (130) und auf der ersten Oberfläche (101) des Halbleiterkörpers (100); und planarisieren der Isolationsschicht (20), so dass eine Grabenisolationsschicht (21), die den Graben (130) auffüllt, verbleibt, wobei das Herstellen der Isolationsschicht einen thermischen Oxidationsprozess umfasst.

Description

  • Diese Beschreibung betrifft allgemein ein Verfahren zu Herstellen einer Isolationsschicht in einem Halbleiterkörper.
  • Isolationsschichten, wie beispielsweise thermische Oxidschichten sind in Leistungshalbleiterbauelementen, wie beispielsweise Leistungs-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) ein wichtiges Merkmal. In einer Randabschlussstruktur eines Leistungshalbleiterbauelements kann eine Isolationsschicht beispielsweise dazu verwendet werden, eine elektrisch leitende Feldelektrode gegenüber einem Halbleiterkörper zu isolieren. Das Herstellen einer solchen Isolationsschicht kann einen thermischen Wachstumsprozess, in dem die Isolationsschicht selektiv auf der Oberfläche des Halbleiterkörpers aufgewachsen wird, und/oder einen Abscheideprozess, in dem die Isolationsschicht auf einer Oberfläche des Halbleiterkörpers abgeschieden wird, umfassen. Allerdings erzeugt das Abscheiden der Isolationsschicht auf der Oberfläche des Halbleiterkörpers im Randbereich eine Stufe zwischen einer Oberfläche der Isolationsschicht und der Oberfläche des Halbleiterkörpers in einem Innengebiet, das häufig als aktives Gebiet bezeichnet wird und das mehrere Transistorzellen umfassen kann. Diese durch die Isolationsschicht verursachte Stufe macht es schwierig, wenn nicht gar unmöglich, Planarisierungsprozesse bei der Herstellung der Transistorzellen zu verwenden.
  • Es besteht daher ein Bedarf nach einem verbesserten Prozess zum Herstellen einer solchen Isolationsschicht.
  • Ein Beispiel betrifft ein Verfahren. Das Verfahren umfasst das Herstellen eines Grabens in einer ersten Oberfläche in einem Randgebiet eines Halbleiterkörpers, das Herstellen einer Isolationsschicht in dem Graben und auf der ersten Oberfläche des Halbleiterkörpers und das Planarisieren der Isolationsschicht, so dass eine Grabenisolationsschicht, die den Graben auffüllt, verbleibt, wobei das Herstellen der Isolationsschicht einen thermischen Oxidationsprozess umfasst.
  • Ein weiteres Beispiel betrifft ein Transistorbauelement. Das Transistorbauelement umfasst mehrere Superjunction-Transistorzellen in einem Innengebiet eines Halbleiterkörpers, eine Grabenisolationsschicht die in einem Randgebiet des Halbleiterkörpers angeordnet ist und sich in einer vertikalen Richtung des Halbeiterkörpers von einer ersten Oberfläche des Halbleiterkörpers in den Halbleiterkörper erstreckt.
  • Beispiele sind nachfolgend anhand der Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur Aspekte, die zum Verständnis dieser Prinzipien notwendig sind, dargestellt sind. Die Zeichnungen sind nicht maßstabsgerecht. In den Zeichnungen bezeichnen dieselben Bezugszeichen gleiche Merkmale.
    • 1A bis 1C veranschaulichen ein Beispiel eines Verfahrens zum Herstellen einer Grabenisolationsschicht in einem Halbleiterkörper;
    • 2 veranschaulicht eine Draufsicht des in 1A gezeigten Halbleiterkörpers;
    • 3 veranschaulicht eine Draufsicht auf einen Wafer mit mehreren Halbleiterköpern;
    • 4A und 4B veranschaulichten ein Beispiel eines Verfahrens zum Herstellen eines Grabens in dem Halbleiterkörper;
    • 5 veranschaulicht einen optionalen Implantationsprozess in dem in den 4A und 4B gezeigten Verfahren;
    • 6 veranschaulicht ein weiteres Beispiel eines Verfahrens zum Herstellen eines Grabens in dem Halbleiterkörper;
    • 7 veranschaulicht ein Beispiel einer Isolationsschicht, die zwei Unterschichten umfasst;
    • 8 veranschaulicht verschiedene Beispiele einer vertikalen Position einer Oberfläche der Grabenisolationsschicht relativ zu einer vertikalen Position einer ersten Oberfläche des Halbleiterkörpers;
    • 9A bis 9D veranschaulichen ein Beispiel eines Planarisierungsprozesses;
    • 10A und 10B veranschaulichen eine Modifikation des in den 9A bis 9D gezeigten Verfahrens;
    • 11A bis 11C veranschaulichen eine Modifikation des in den 10A und 10B gezeigten Verfahrens;
    • 12A bis 12C veranschaulichen eine weitere Modifikation des in den 9A bis 9D gezeigten Verfahrens;
    • 13A bis 13C veranschaulichen eine weitere Modifikation des in den 9A bis 9D gezeigten Verfahrens;
    • 14 veranschaulicht das Herstellen implantierter Gebiete in einem Halbleiterkörper gemäß einem weiteren Beispiel;
    • 15 veranschaulicht eine Modifikation des in 14 gezeigten Verfahrens;
    • 16 zeigt den Halbleiterkörper gemäß einer der 14 und 15 nach Herstellen einer Grabenisolationsschicht;
    • 17 zeigt eine horizontale Schnittansicht des in 16 gezeigten Halbleiterkörpers;
    • 18 zeigt eine vertikale Schnittansicht eines Superjunction-Transistorbauelements gemäß einem Beispiel;
    • 19 zeigt eine vertikale Schnittansicht eines Superjunction-Transistorbauelements gemäß einem weiteren Beispiel;
    • 20 veranschaulicht ein Beispiel einer Randabschlussstruktur mit einer Grabenisolationsschicht im Detail; und
    • 21 veranschaulicht eine Modifikation der in 20 gezeigten Randabschlussstruktur.
  • In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zur Veranschaulichung Beispiele, wie die Erfindung verwendet und realisiert werden kann. Selbstverständlich können die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden, sofern nicht explizit etwas anderes angegeben ist.
  • Die 1A bis 1C veranschaulichen ein Beispiel eines Verfahrens zum Herstellen einer Grabenisolationsschicht 21 in einem Graben 130 eines Halbleiterkörpers 100. Die 1A bis 1C zeigen jeweils eine vertikale Schnittansicht eines Abschnitts des Halbleiterkörpers 100, in dem die Grabenisolationsschicht 21 hergestellt wird. Die „vertikale Schnittansicht“ ist eine Schnittansicht senkrecht zu einer ersten Oberfläche 101 des Halbleiterkörpers 100. Gemäß einem Beispiel umfasst der Halbleiterkörper 100 ein monokristallines Halbleitermaterial. Beispiele des Halbleitermaterials umfassen, ohne jedoch darauf beschränkt zu sein, Silizium (Si), Siliziumcarbid (SiC), Galliumnitrid (GaN), Galliumarsenid (GaAs), oder ähnliches.
  • Bezugnehmend auf 1A umfasst das Verfahren das Herstellen des Grabens 130 in der ersten Oberfläche 101 des Halbleiterkörpers 100. Gemäß einem Beispiel wird der Graben 130 im Randgebiet 120 des Halbleiterkörpers 100 hergestellt, wobei das Randgebiet 120 ein Innengebiet 110 in einer horizontalen Ebene des Halbleiterkörpers 100 umgibt. Dies ist in 2 dargestellt, die eine Draufsicht des Halbleiterkörpers 100 gemäß einem Beispiel zeigt.
  • Bezugnehmend auf 2 kann der Graben 130 so hergestellt werden, dass der Graben 130 das Innengebiet 110 umgibt. Das heißt, der Graben 130 bildet in der ersten Oberfläche 101 eine geschlossene Kurve um das Innengebiet 110. Lediglich zur Veranschaulichung ist bei dem in 2 gezeigten Beispiel die durch den Graben 130 gebildete geschlossene Kurve rechteckförmig. Dies ist jedoch nur ein Beispiel. Gemäß weiterer (nicht dargestellter) Beispiele kann die geschlossene Kurve 130 rechteckig mit abgerundeten Ecken, polygonal, oder ähnlich sein. Der Halbleiterkörper 100 kann ein Teil eines Transistorbauelements sein. In diesem Fall kann ein (nicht dargestelltes) Gatepad auf dem Halbleiterkörper nahe einer Randoberfläche des Halbleiterkörpers 100 gebildet sein, wobei die Randoberfläche den Halbleiterkörper in lateralen Richtungen abschließt. In diesem Fall kann der Graben derart realisiert sein, dass das Gatepad (das nach dem Graben 130 hergestellt werden kann) zwischen dem Graben und der Randoberfläche angeordnet ist. Mit anderen Worten, das Gatepad ist außerhalb der durch den Graben gebildeten geschlossenen Kurve angeordnet.
  • Bezugnehmend auf 1A hat der Graben 130 einen Boden 131 und Seitenwände 132. Gemäß einem Beispiel ist der Graben 130 derart hergestellt, dass der Boden 131 im Wesentlichen parallel zu ersten Oberfläche 101 des Halbleiterkörpers 100 ist. Gemäß einem Beispiel sind die Seitenwände 132 im Wesentlichen senkrecht zu der ersten Oberfläche 101. Gemäß einem weiteren Beispiel, das in 1A gezeigt ist, wird der Graben 130 so hergestellt, dass die Seitenwände 132 derart geneigt sind, dass der Graben 130 vom Boden 131 in Richtung der ersten Oberfläche 101 weiter wird.
  • Gemäß einem Beispiel ist eine Breite w des Grabens 130 der kürzeste Abstand zwischen den Seitenwänden 132 am Boden 131 des Grabens 130 und ist eine Tiefe d des Grabens 130 der kürzeste Abstand zwischen dem Boden 131 und einer Ebene, in der die erste Oberfläche 101 angeordnet ist. Gemäß einem Beispiel ist ein Aspektverhältnis d:w, welches das Verhältnis zwischen der Grabentiefe d und der Grabenbreite w ist, geringer als 1 (1:1), insbesondere geringer als 0,1 (1:10), geringer als 0,025 (1:40), oder sogar geringer als 0,01 (1: 100). Gemäß einem Beispiel wird der Graben 130 so hergestellt, dass die Tiefe d zwischen 250 Nanometern (nm) und 4 Mikrometern (µm), insbesondere zwischen 500 nm und 2 µm ist. Gemäß einem Beispiel ist die Breite w zwischen 40 Mikrometern und 250 Mikrometern.
  • Bezugnehmend auf 1B umfasst das Verfahren außerdem das Herstellen einer Isolationsschicht 20 in dem Graben 130 und auf der ersten Oberfläche 101 des Halbleiterkörpers 100. Gemäß einem Beispiel wird die Isolationsschicht 20 so hergestellt, dass die Isolationsschicht 20 die erste Oberfläche 101 des Halbleiterkörpers 100 und den Boden 131 und die Seitenwände 132 des Grabens 130 vollständig überdeckt. Gemäß einem Beispiel umfasst das Herstellen der Isolationsschicht 20 einen thermischen Oxidationsprozess.
  • Bezugnehmend auf 1B reproduziert die auf der ersten Oberfläche 101 und dem Graben 130 hergestellte Isolationsschicht 20 den Graben 130. Das heißt, die Anordnung mit dem Halbleiterkörper 100 und der Isolationsschicht 20 umfasst einen Graben 133, wobei eine Position und eine Geometrie dieses Grabens 130 durch den früheren Graben 130 in dem Halbleiterkörper definiert sind.
  • Bezugnehmend auf 1C umfasst das Verfahren außerdem das Herstellen einer Grabenisolationsschicht 21 basierend auf der Isolationsschicht 20 derart, dass die Isolationsschicht 20 planarisiert wird und eine resultierende Struktur mit der Grabenisolationsschicht 21 und dem Halbleiterkörper 100 eine im Wesentlichen planare Oberfläche hat. Dies umfasst, dass die Isolationsschicht 20 wenigstens teilweise von der ersten Oberfläche 101 entfernt wird und in dem Graben 130 verbleibt, wobei der Abschnitt der Isolationsschicht 20, der in dem Graben 130 verbleibt, die Grabenisolationsschicht 21 bildet. Bei dem in 1C gezeigt Beispiel wird die planare Oberfläche durch eine Oberfläche der Grabenisolationsschicht 21 und die erste Oberfläche 101 des Halbleiterkörpers gebildet. Das heißt, bei diesem Beispiel wird die Isolationsschicht vollständig von der ersten Oberfläche 101 entfernt. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren (in 1C in gestrichelten Linien dargestellten) Beispiel verbleibt ein Abschnitt 23 der Isolationsschicht 20 auf der ersten Oberfläche 101. Bei diesem Beispiel bilden der auf der ersten Oberfläche 101 verbleibende Abschnitt 23 und die Oberfläche 22 der Grabenisolationsschicht 21 die planare Oberfläche. Damit sind die Oberfläche 101 des Halbleiterkörpers 100 und die Oberfläche 22 der Grabenisolationsschicht in derselben horizontalen Ebene angeordnet. Gemäß einem weiteren Beispiel ist die Isolationsschicht auf der ersten Oberfläche 101 nicht Teil der Isolationsschicht 20, sondern ist eine weitere während des Planarisierungsprozesses hergestellte Schicht. Beispiele hierzu sind weiter unten erläutert.
  • Bezugnehmend auf die 1A bis 1C umfasst das Verfahren drei Hauptprozesssequenzen: das Herstellen des Grabens 130 (vgl. 1A); das Herstellen der Isolationsschicht 20 in dem Graben 130 und auf der ersten Oberfläche 101 (vgl. 1B); und den Planarisierungsprozess (vgl. 1C). Detaillierte Beispiele dieser Hauptprozesssequenzen sind nachfolgend erläutert.
  • Obwohl die 1A bis 1C einen Abschnitt des Halbleiterkörpers 100 zeigen, sei erwähnt, dass die in den 1A bis 1C dargestellten Prozessschritte auf einen Wafer angewendet werden können, der mehrere Halbleiterkörper umfasst. Das heißt, diese Prozessschritte können durchgeführt werden, wenn der Halbleiterkörper 100 Teil eines Wafers ist, der schließlich in Stücke geschnitten werden kann, um mehrere Halbleiterkörper zu bilden. 3 veranschaulicht schematisch eine Draufsicht eines Wafers 1, der mehrere Halbleiterkörper 100 umfasst. Gepunktete Linien veranschaulichen in 3 solche Linien entlang derer der Wafer 1 unterteilt werden kann, um mehrere einzelne Halbleiterkörper 100 (die auch als Halbleiter-Dies bezeichnet werden können) zu bilden.
  • Die 4A und 4B veranschaulichen ein Beispiel eines Verfahrens zum Herstellen des Grabens 130. Die 4A und 4B zeigen jeweils eine vertikale Schnittansicht eines Abschnitts des Halbleiterkörpers 100, in dem der Graben 130 hergestellt wird. Bezugnehmend auf 4A umfasst das Verfahren das Herstellen einer Ätzmaske 200 auf der ersten Oberfläche 101 derart, dass die Ätzmaske 200 eine Öffnung 230 umfasst. Die Öffnung 230 gibt einen Abschnitt der ersten Oberfläche 101 frei, in dem der Graben 130 hergestellt werden soll.
  • Bezugnehmend auf 4B umfasst das Herstellen des Grabens 130 weiterhin das Ätzen des Halbleiterkörpers 100 in solchen Gebieten, die durch die Öffnung 230 freigelassen sind. Gemäß einem Beispiel ist der Ätzprozess ein isotroper Ätzprozess. In diesem Fall kann der Graben 130 die Ätzmaske 200 entlang von Seitenwänden 231 der Öffnung 130 unterschneiden. Das Herstellen des Grabens 130 umfasst außerdem das Entfernen der Ätzmaske 200, um eine Halbleiterstruktur zu erhalten, wie sie in 1A gezeigt ist.
  • Optional umfasst das in den 4A und 4B gezeigte Verfahren außerdem einen Schädigungs-Implantationsprozess, der in 5 dargestellt ist, vor dem Herstellen der Ätzmaske 200. In diesem Implantationsprozess werden Schädigungspartikel in die erste Oberfläche 101 des Halbleiterkörpers 100 implantiert, um ein geschädigtes Gebiet 102 entlang der ersten Oberfläche herzustellen. Dieses optionale geschädigte Gebiet 102 ist in den 4A und 4B in gestrichelten Linien dargestellt. Die Schädigungspartikel sind beispielsweise Edelgasionen, wie beispielsweise Argon-(Ar)-Ionen. Die Implantationsdosis ist beispielsweise ausgewählt aus zwischen 1E13 cm-3 und 5E15 cm-3 und die Implantationsenergie ist beispielsweise ausgewählt aus zwischen 20 keV und 80 keV.
  • Bei dem in den 4A und 4B dargestellten Ätzprozess wird das geschädigte Gebiet 102 schneller als die nicht-geschädigten Gebiete des Halbleiterkörpers 100 geätzt. Dies fördert die Herstellung schräger Seitenwände des Grabens 130.
  • Bezugnehmend auf 4B kann der Ätzprozess ein isotroper Ätzprozesses sein. Gemäß einem weiteren Beispiel, das in 6 gezeigt ist, kann der Ätzprozess ein anisotroper Ätzprozess sein. Bei diesem Beispiel sind die Seitenwände 132 des Grabens 130 im Wesentlichen senkrecht zu der ersten Oberfläche 101.
  • Wie oben ausgeführt kann das Herstellen der Isolationsschicht 20 einen thermischen Oxidationsprozess umfassen. Gemäß einem Beispiel wird die Isolationsschicht 20 vollständig durch einen thermischen Oxidationsprozess hergestellt.
  • Gemäß einem weiteren Beispiel, das in 7 dargestellt ist, umfasst das Herstellen der Isolationsschicht 20, das Herstellen einer ersten Unterschicht 201 durch einen thermischen Oxidationsprozess und das Herstellen einer zweiten Unterschicht 202 auf der ersten Unterschicht 201 durch einen Abscheideprozess. Aufgrund der Eigenschaften des thermischen Oxidationsprozesses ist die erste Unterschicht 201 eine Oxidschicht, wie beispielsweise eine Siliziumoxid-(SiO2)-Schicht, wenn der Halbleiterkörper 100 aus Silizium besteht. Gemäß einem Beispiel ist die zweite Unterschicht 202 eine Oxidschicht desselben Typs wie die erste Unterschicht 201 . Eine Siliziumoxidschicht kann beispielsweise durch einen Abscheideprozess basierend auf TEOS (Tetraethoxysilan) hergestellt werden. Gemäß einem Beispiel wird die erste Unterschicht 201 so hergestellt, dass deren Dicke zwischen 200 Nanometern (nm) und 1 Mikrometer (µm), insbesondere zwischen 300 Nanometern und 700 Nanometern ist. Das Herstellen der ersten Unterschicht 201 umfasst einen ersten Temperaturprozess in einer oxidierenden Atmosphäre. Gemäß einem Beispiel ist eine Dauer dieses ersten Temperaturprozesses ausgewählt aus zwischen 20 Minuten und 10 Stunden (600 Minuten) und die Temperatur ist ausgewählt aus 800 °C und 1250 °C, insbesondere zwischen 950 °C und 1150 °C.
  • Bezugnehmend auf die nachfolgende Erläuterung „verbraucht“ das Herstellen einer Oxidschicht durch einen thermischen Oxidationsprozess Halbleitermaterial des Halbleiterkörpers 100. Gemäß einem Beispiel wird die erste Unterschicht 201 durch eine thermischen Oxidationsprozess so hergestellt, dass deren Dicke geringer ist als das Zweifache der Grabentiefe d. insbesondere kann die Dicke der ersten Unterschicht zwischen dem 0,2-fachen und dem 1,3-fachen der Grabentiefe, insbesondere zwischen dem 0,3-fachen und dem 1,1-fachen der Grabentiefe betragen. Optional umfasst das Verfahren außerdem einen zweiten Temperaturprozess nach dem Abscheiden der zweiten Unterschicht 202 , wobei dieser zweite Temperaturprozess helfen kann, die abgeschiedene zweite Schicht 202 zu „verdichten“.
  • Wie oben ausgeführt wird die Isolationsschicht 20 wenigstens teilweise durch einen thermischen Oxidationsprozess hergestellt. Eine thermische Oxidschicht, die durch diesen Prozess hergestellt wird „verbraucht“ Halbleitermaterial des Halbleiterkörpers 100. Das Herstellen einer thermischen Oxidschicht mit einer bestimmten Dicke verbraucht eine Halbleiterschicht entlang der ersten Oberfläche 101, die in etwa die Hälfte der Dicke der thermischen Oxidschicht hat. Das Herstellen einer thermischen Oxidschicht mit einer Dicke von 600 Nanometern verbraucht beispielsweise eine Halbleiterschicht von etwa 300 Nanometern. Das heißt, die erste Oberfläche 101 des Halbleiterkörpers 100 vor dem thermischen Oxidationsprozess unterscheidet sich von der ersten Oberfläche 101 des Halbleiterkörpers 100 nach dem thermischen Oxidationsprozess. Mit anderen Worten, eine vertikale Position der ersten Oberfläche 101 vor dem thermischen Oxidationsprozess unterscheidet sich von einer vertikalen Position einer Grenzfläche zwischen dem Halbleiterkörper 100 und der thermischen Oxidschicht nach dem Oxidationsprozess. Dennoch bezeichnet „erste Oberfläche 101“ nachfolgend die Oberfläche des Halbleiterkörpers 100 vor dem thermischen Oxidationsprozess und die Oberfläche des Halbleiterkörpers 100 (die Grenzfläche zwischen dem Halbleiterkörper 100 und der thermischen Oxidschicht) nach dem thermischen Oxidationsprozess. Entsprechend bezeichnet „Oberfläche 22 der Grabenisolationsschicht 21“ die Oberfläche 22 vor und nach dem Planarisierungsprozess, wobei in dem Planarisierungsprozess ein Teil der Grabenisolationsschicht 21 entfernt werden kann.
  • Wie oben ausgeführt umfasst das Verfahren einen Planarisierungsprozess, in dem die Isolationsschicht 20 derart planarisiert wird, das eine im Wesentlichen planare Oberfläche hergestellt wird. Abhängig davon, wo die vertikale Position der ersten Oberfläche 101 des Halbleiterkörpers 100 relativ zu der vertikalen Position der Oberfläche 22 der Grabenisolationsschicht 21 vor dem Planarisierungsprozess angeordnet ist, gibt es verschiedene Szenarien dafür, welche Abschnitte der Isolationsschicht 20 in dem Planarisierungsprozess entfernt werden, das heißt, wann der Planarisierungsprozess enden kann. Dies ist nachfolgend anhand von 8 erläutert. 8 veranschaulicht unterschiedliche Szenarien, wie die vertikale Position der ersten Oberfläche 101 und die vertikale Position der Oberfläche 22 der Grabenisolationsschicht 21 relativ zueinander angeordnet sein können. In 8 sind drei unterschiedliche vertikale Positionen der Oberfläche 22 der Grabenisolationsschicht 21 relativ zu der ersten Oberfläche 101 dargestellt.
  • In einem ersten Szenario, das durch eine durchgezogene Linie dargestellt ist, ist die vertikale Position der Oberfläche 22 der Grabenisolationsschicht 21 von der ersten Oberfläche 101 des Halbleiterkörpers 100 in einer Richtung beabstandet, die von der ersten Oberfläche 101 weg zeigt, so dass die Oberfläche 22 der Grabenisolationsschicht 21 oberhalb der ersten Oberfläche 101 ist. In einem zweiten Szenario, das durch eine strichpunktierte Linie dargestellt ist, ist die vertikale Position der Oberfläche 22 der Grabenisolationsschicht 21 im Wesentlichen gleich der vertikalen Position der ersten Oberfläche 101. In einem dritten Szenario, das durch eine gestrichelte Linie dargestellt ist, ist die vertikale Position der Oberfläche 22 der Grabenisolationsschicht 21 von der vertikalen Position der ersten Oberfläche 101 in einer Richtung beabstandet, die von der ersten Oberfläche 101 in den Halbleiterkörper 100 zeigt, so dass die Oberfläche 22 der Grabenisolationsschicht 21 unterhalb der ersten Oberfläche 101 des Halbleiterkörpers 100 ist. Die Position der Oberfläche 22 der Grabenisolationsschicht relativ zu der Position der ersten Oberfläche 101 kann eingestellt werden durch geeignetes Einstellen der Tiefe des Grabens 130 und der Dicke der Isolationsschicht 20 und Berücksichtigen des „Verbrauchs“ einer Halbleiterschicht entlang der ersten Oberfläche 101 in dem thermischen Oxidationsprozess.
  • In dem ersten Szenario kann der Planarisierungsprozess derart sein, dass Material der Isolationsschicht 20 so oberhalb der ersten Oberfläche 101 entfernt wird, das ein Abschnitt der Isolationsschicht auf der ersten Oberfläche 101 verbleibt und dass der verbleibende Abschnitt und die Grabenisolationsschicht 21 eine im Wesentlichen planare Oberfläche bilden. Optional wird die Isolationsschicht 20 vollständig von oberhalb der ersten Oberfläche 101 entfernt. In diesem Fall wird die Grabenisolationssicht 21 teilweise entfernt, so dass die Oberfläche 22 der Grabenisolationsschicht 21 und die erste Oberfläche 101 des Halbleiterkörpers 100 eine im Wesentlichen planare Oberfläche bilden.
  • In dem zweiten Szenario wird die Isolationsschicht 20 vollständig von oberhalb der ersten Oberfläche 101 entfernt. In diesem Fall bilden die Oberfläche 22 der Grabenisolationsschicht 21 und die erste Oberfläche 101 des Halbleiterkörpers 100 eine im Wesentlichen planare Oberfläche.
  • In dem dritten Szenario kann der Planarisierungsprozess so sein, dass er die Isolationsschicht 20 vollständig von oberhalb der ersten Oberfläche 101 entfernt und einen Abschnitt des Halbleiterkörpers entlang der ersten Oberfläche 101 entfernt. In diesem Fall bilden die Oberfläche 22 der Grabenisolationsschicht 21 und die erste Oberfläche 101 des Halbleiterkörpers 100 eine im Wesentlichen planare Oberfläche.
  • Dieser Planarisierungsprozess kann einen Ätzprozess, einen Polierprozess oder Kombinationen hiervon umfassen. Gemäß einem Beispiel umfasst der Planarisierungsprozess nur einen Polierprozess. Der Polierprozess trägt basierend auf der in 1B gezeigten Struktur Material der Isolationsschicht 20 und optional Material des Halbleiterkörpers 100 ab, bis eine planare Oberfläche erhalten wird. Gemäß einem Beispiel umfasst der Polierprozess einen CMP-(chemical-mechanical polishing)-Prozess. Der Polierprozess kann stoppen, sobald eine planare Oberfläche erreicht wurde. Weitere Beispiele des Planarisierungsprozesses sind nachfolgend beschrieben.
  • Bei dem in den 9A bis 9D dargestellten Beispiel umfasst der Planarisierungsprozess das Herstellen einer Ätzmaske 310 auf der Grabenisolationsschicht 21. Gemäß einem Beispiel wird die Ätzmaske 310 so hergestellt, dass sie Abschnitte der auf der ersten Oberfläche 101 gebildeten Isolationsschicht 20 überlappt, wie in 9A gezeigt ist.
  • Bezugnehmend auf 9B umfasst das Verfahren außerdem einen Ätzprozess, in dem solche Abschnitte der Isolationsschicht 20, die nicht durch die Ätzmaske 310 bedeckt sind, entfernt werden. Gemäß einem Beispiel ist der Ätzprozess ein isotroper Ätzprozess, so dass die Ätzmaske 310 unterschnitten werden kann, das heißt, dass Abschnitte der Isolationsschicht 20 unterhalb der Ätzmaske 310 entfernt werden können. Nach dem Ätzprozess verbleiben die Grabenisolationsschicht 21 und Reste 23 der Isolationsschicht 20 auf der ersten Oberfläche 101.
  • Bezugnehmend auf die 9C und 9D umfasst das Verfahren außerdem das Entfernen der Ätzmaske 310 und einen Polierprozess, der wenigstens die Reste 23 entfernt. Der Polierprozess kann einen CMP-Prozess umfassen.
  • Bei in 9C gezeigten Beispiel bilden die erste Oberfläche 101 des Halbleiterkörpers 100 und die Oberfläche 22 der Grabenisolationsschicht 21 die planare Oberfläche. Abhängig davon, welches der drei anhand von 8 erläuterten Szenarios gilt, gibt es verschiedene Szenarien dafür, wann der Polierprozess enden kann. Im ersten Szenario endet der Polierprozess, wenn die Reste 23 bis hinunter zu der ersten Oberfläche 101 des Halbleiterkörpers 100 entfernt wurden und wenn ein Abschnitt der Grabenisolationsschicht 21 derart entfernt wurde, dass die Oberfläche 22 der Grabenisolationsschicht 21 und die erste Oberfläche 101 eine ebene Oberfläche bilden. Im zweiten Szenario endet der Polierprozess, wenn die Reste 23 bis hinunter zu der ersten Oberfläche 101 entfernt wurden. Im dritten Szenario endet der Polierprozess, wenn die Reste 23 entfernt wurden und ein Abschnitt des Halbleiterkörpers 100 so entfernt wurde, dass die Oberfläche 22 der Grabenisolationsschicht 21 und die erste Oberfläche 101 eine planare Oberfläche bilden.
  • Im ersten Szenario kann der Halbleiterkörper 100 als Stoppschicht des Polierprozesses dienen. In dem Polierprozess kann ein elektrisches Polierwerkzeug mit einem Polierpad verwendet werden, wobei ein Leistungsverbrauch des Polierwerkzeugs zunehmen kann, wenn die Reste 23 entfernt wurden und das Polierpad die Oberfläche des Halbleiterkörpers erreicht. Gemäß einem Beispiel wird der Leistungsverbrauch überwacht und der Polierprozess endet, wenn der Leistungsverbrauch eine vorgegebene Schwelle erreicht. Zusätzlich zu dem Polierpad kann der Polierprozess eine Suspension umfassen, die eine Flüssigkeit mit abrasiven Partikeln in der Flüssigkeit umfassen kann.
  • 10A und 10B veranschaulichen eine Modifikation des in den 9A bis 9D veranschaulichten Verfahrens. Bezugnehmend auf 10A umfasst das Verfahren einen weiteren Oxidationsprozess nachdem die Ätzmaske 310 entfernt wurde (wie in 10A dargestellt) oder bevor die Ätzmaske 310 entfernt wird. Dieser thermische Oxidationsprozess bewirkt, dass eine weitere Oxidschicht 24 auf freiliegenden Abschnitten der ersten Oberfläche 101 des Halbleiterköpers 100 wächst.
  • 10B zeigt die in 10A gezeigte Struktur nach dem Polierprozess. Bei diesem Beispiel wird der Polierprozess so gesteuert, dass der Polierprozess endet, wenn die Reste 23 und die Grabenisolationsschicht 21 bis hinunter zu einer Oberfläche 25 der weiteren Oxidschicht 24 planarisiert wurden. Bei diesem Beispiel bilden die Oberfläche 25 der weiteren Oxidschicht 24 und die Oberfläche 22 der Grabenisolationsschicht 21 die planare Oberfläche. Die Grabenisolationsschicht 21 kann so hergestellt werden, dass ihre Oberfläche 22 eine vertikale Position hat, die gleich der vertikalen Position der Oberfläche 25 der weiteren Oxidschicht ist. In diesem Fall planarisiert (erodiert) der Polierprozess nur die Reste 23. Gemäß einem weiteren Beispiel wird die Grabenisolationsschicht 21 so hergestellt, dass ihre Oberfläche 22 vor dem Polierprozess eine vertikale Position hat, die oberhalb einer vertikalen Position der Oberfläche 25 der weiteren Oxidschicht 24 ist. Bei diesem Beispiel entfernt der Polierprozess auch einen Abschnitt der Grabenisolationsschicht 21. In diesen Prozessen dient die weitere Oxidschicht 24 jeweils als Stoppschicht des Polierprozesses und schützt den Halbleiterkörper vor Schäden, die in dem Polierprozess auftreten können.
  • 11A zeigt eine Modifikation des in den 10A und 10B gezeigten Verfahrens. Bezugnehmend auf 11A umfasst dieses Verfahren das Herstellen einer Nitridschicht 31 auf der weiteren Oxidschicht 24 und auf den Resten 23 und der Grabenisolationsschicht 21. Die Isolationsschicht 20 wird bei diesem Beispiel so hergestellt, dass eine vertikale Position der Oberfläche 22 der Grabenisolationsschicht 21 oberhalb einer oder gleich einer vertikalen Position einer Oberfläche 32 solcher Abschnitte der Nitridschicht 31 ist, die die weitere Oxidschicht 24 bedecken.
  • Bezugnehmend auf 11B umfasst das Verfahren außerdem einen Polierprozess. Gemäß einem Beispiel wird dieser Polierprozess derart durchgeführt, dass die Nitridschicht 31 als Stoppschicht des Polierprozesses dient. Das heißt, die Reste 23 und die Grabenisolationsschicht 21 werden planarisiert, bis die Oberfläche 22 der Grabenisolationsschicht 21 und die Oberfläche 32 der Nitridschicht 31 eine im Wesentlichen planare Oberfläche bilden.
  • Bezugnehmend auf 11C umfasst das Verfahren außerdem das Entfernen der Nitridschicht 31. Die Gesamtoberfläche kann nach diesem Prozess leicht uneben sein. Diese ist allerdings entweder hinnehmbar oder kann durch einen Ätzprozess eliminiert werden, der die Oberfläche der Isolationsschicht 21 ätzt.
  • Die 12A bis 12C veranschaulichen eine weitere Modifikation des in den 9A bis 9D gezeigten Beispiels. Bezugnehmend auf 12A umfasst dieses Verfahren das Herstellen einer Nitridschicht 31 auf der Isolationsschicht 20, das Herstellen einer Ätzmaske 320 auf der Nitridschicht 31 auf der Grabenisolationsschicht 21 und das Entfernen solcher Abschnitte der Nitridschicht 31, die nicht durch die Ätzmaske 320 bedeckt sind. Bezugnehmend auf 12C umfasst das Verfahren außerdem einen Polierprozess, in dem die Nitridschicht 32 auf der Grabenisolationsschicht 21 als Stoppschicht dient.
  • Eine weitere Modifikation des in den 9A bis 9D dargestellten Verfahrens ist in den 13A bis 13C dargestellt. Das in den 13A bis 13C dargestellte Verfahren unterscheidet sich von dem in den 9A bis 9D dargestellten Verfahren dadurch, dass ein Schädigungsimplantationsprozess vor dem Herstellen der Ätzmaske 310 durchgeführt wird.
  • 13A zeigt die Anordnung mit dem Halbleiterkörper 100 und der Isolationsschicht 20 während des Schädigungsimplantationsprozesses. In diesem Prozess werden solche Gebiete der Isolationsschicht, die an deren Oberfläche angrenzen, geschädigt. Wie tief die geschädigten Gebiete in die Isolationsschicht 20 reichen, ist abhängig von einer Implantationsenergie in dem Schädigungsimplantationsprozess. Grundsätzlich gilt, je höher die Implantationsenergie ist, umso tiefer reicht das geschädigte Gebiet in die Isolationsschicht 20. Bezugnehmend auf 13A werden Schädigungspartikel in einer Richtung, die im Wesentlichen senkrecht zu der Oberfläche 101 des Halbleiterkörpers ist, in die Isolationsschicht 20 implantiert. Gemäß einem Beispiel ist die Implantationsenergie so gewählt, dass die Schädigungspartikel in solchen Abschnitten der Isolationsschicht 20, die die erste Oberfläche 101 und den Boden des Grabens überdecken, nicht durch die Isolationsschicht 20 gehen. In diesem Fall verbleibt ein nicht-geschädigtes Gebiet der Isolationsschicht 20 wenigstens entlang der Grabenseitenwände, wo in der Implantationsrichtung die Isolationsschicht 20 dicker ist als oberhalb der ersten Oberfläche 101 und dem Boden 131.
  • Bezugnehmend auf 13B wird eine Schutzschicht 310 auf solchen Abschnitten der Isolationsschicht 20 hergestellt, die den Boden 131 und die Seitenwände 132 der Gräben überdecken. Außerdem erstreckt sich die Schutzschicht 310 in der lateralen Richtung leicht über die Abschnitte der Isolationsschicht 20, die die Seitenwände 132 überdecken, hinaus.
  • Das in den 13A bis 13B dargestellte Verfahren umfasst außerdem einen Ätzprozess, wie beispielsweise einen isotropen Ätzprozess. In diesem Prozess werden geschädigte Gebiete der Isolationsschicht 20 schneller als nicht-geschädigte Gebiete geätzt. Die Schutzschicht 310 verhindert weitgehend, dass solche Abschnitte der Isolationsschicht 20, die sie bedeckt, geätzt werden. In einem isotropen Ätzprozess wird die Schutzschicht 310 allerdings unterschnitten, so dass die Isolationsschicht 20 unterhalb von Kanten der Schutzschicht 310 entfernt wird. Gemäß einem Beispiel ist eine Dauer des Ätzprozesses derart, dass der Prozess endet, wenn die Isolationsschicht 20 von oberhalb der ersten Oberfläche 101 entfernt wurde. In diesem Fall kann ein Ätzen der nicht-geschädigten Gebiete der Isolationsschicht 20, die die Seitenwände 132 überdecken, im Wesentlichen verhindert werden, so dass nach dem Ätzprozess die Isolationsschicht 20 von der Oberfläche 101 entfernt wurde, aber den Graben immer noch auffüllt. Gemäß einem Beispiel wird bei diesem Prozess ein Polierprozess nicht benötigt. Gemäß einem Beispiel ist die Grabenisolationsschicht 21 Teil einer Randabschlussstruktur eines Superjunction-Transistorbauelements. Bezugnehmend auf 14 umfasst das Herstellen eines Superjunction-Transistorbauelements das Herstellen mehrerer erster implantierter Gebiete 11' übereinander in dem Halbleiterkörper 100 und das Herstellen mehrerer zweiter implantierter Gebiete 12' übereinander in dem Halbleiterkörper 100. Die ersten implantierten Gebiete 11' umfassen Dotierstoffatome eines ersten Dotierungstyps und die zweiten implantierten Gebiete umfassen Dotierstoffatome eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps. Bezugnehmend auf 14 können mehrere Strukturen, die jeweils mehrere erste implantierte Gebiete 11' umfassen, und mehrere Strukturen, die jeweils mehrere zweite implantierte Gebiete 12' umfassen, in dem Halbleiterkörper 100 hergestellt werden. Das Herstellen dieser ersten und zweiten implantierten Gebiete 11', 12' kann das Herstellen mehrerer Epitaxieschichten 1501-150N übereinander auf einem Halbleitersubstrat 140 und das Implantieren von Dotierstoffatomen des ersten Dotierungstyps und des zweiten Dotierungstyps unter Verwendung einer jeweiligen Implantationsmaske in jede der mehreren Epitaxieschichten 1501-150N umfassen. Diese Art von Prozess, der üblicherweise als Mehrfach-Epitaxie-Mehrfach-Implantations-(MEMI)-Prozess bezeichnet wird, ist allgemein bekannt, so dass diesbezüglich keine weiteren Erläuterungen notwendig sind.
  • Der in 14 gezeigte Halbleiterkörper 100, der mehrere übereinander hergestellte Epitaxieschichten 1501-150N umfasst, ist ein monokristalliner Halbleiterkörper 100. Das heißt, es gibt keine sichtbaren Grenzen oder Grenzflächen zwischen den einzelnen Epitaxieschichten 1501-150N . Dennoch sind zu Veranschaulichungszwecken die einzelnen Epitaxieschichten 1501-150N in 14 in gepunkteten Linien dargestellt.
  • Wie oben ausgeführt können die ersten und zweiten implantierten Gebiete 11', 12' durch einen MEMI-Prozess hergestellt werden. Gemäß einem weiteren Beispiel kann das Herstellen der ersten und zweiten implantierten Gebiete 11', 12' das Herstellen von Gräben in jeder der Epitaxieschichten 1501-150N und das Implantieren von Dotierstoffatomen des ersten Typs in erste Seitenwände und von Dotierstoffatomen des zweiten Typs in zweite Seitenwände dieser Gräben umfassen, um die ersten und zweiten implantierten Gebiete 11', 12' zu erhalten. Eine vertikale Schnittansicht eines Halbleiterkörpers 100, der mehrere erste und zweite implantierte Gebiete umfasst, die auf diese Weise hergestellt wurden, ist in 16 dargestellt. Gemäß einem Beispiel umfassen die Dotierstoffatome des ersten Typs Arsen-(As)-Atome und/oder Antimon-(Sb)-Atome und umfassen die Dotierstoffatome des zweiten Dotierungstyps Bor-(B)-Atome, die schneller als As- oder Sb-Atome diffundieren. As und Sb ist in einem Silizium-Halbleiterkörper ein n-Dotierstoff und B ist in einem Silizium-Halbleiterkörper ein p-Dotierstoff.
  • Die ersten implantierten Gebiete 11', 12' werden in dem Halbleiterkörper 100 hergestellt vor Herstellen des Grabens 130 im Randgebiet 120 und der Isolationsschicht 20 im Graben 130 und auf der ersten Oberfläche 101. 16 zeigt den Halbleiterkörper 100 gemäß einer der 14 und 15 nach Herstellen des Grabens 130 in dem Randgebiet 120 und Herstellen der Isolationsschicht 20, das heißt, nach Durchführen der anhand der 1A und 1B erläuterten Verfahrensschritte. In 16 ist nur ein Abschnitt des Randgebiets 120 gezeigt, so dass nur ein Abschnitt des Grabens 130 und der Grabenisolationsschicht 21 dargestellt sind.
  • Wie oben ausgeführt umfasst das Herstellen der Grabenisolationsschicht 20 einen thermischen Oxidationsprozess. Bei dem in den 14 und 15 gezeigten Beispiel wird dieser Oxidationsprozess nicht nur dazu verwendet, die Isolationsschicht 20 herzustellen, sondern wird auch dazu verwendet, die in den ersten implantierten Gebieten 11' enthaltenen Dotierstoffatome des ersten Typs und die in den zweiten implantierten Gebieten 12' enthaltenen Dotierstoffatome des zweiten Typs zu diffundieren und aktivieren, um mehrere erste Gebiete 11 eines ersten Dotierungstyps und zweite Gebiete 12 eines zweiten Dotierungstyps herzustellen, wobei sich diese ersten und zweite Gebiete 11, 12 jeweils in vertikaler Richtung des Halbleiterkörpers 100 erstrecken.
  • Das anhand von 15 erläuterte Verfahren kann dahingehend modifiziert werden, dass sowohl Dotierstoffatome des ersten Typs als auch Dotierstoffatome des zweiten Typs jeweils in die ersten und zweiten Seitenwände implantiert werden. Bei diesem Beispiel werden Dotierstoffatome des ersten Typs und Dotierstoffatome des zweiten Typs mit unterschiedlichen Diffusionsquotienten verwendet, um am Ende des thermischen Oxidationsprozesses erste Gebiete 11 und zweite Gebiete 12, wie sie in 16 gezeigt sind, zu erhalten.
  • Das Wachstum wenigstens eines Teils der Isolationsschicht 20 in dem thermischen Oxidationsprozess ist mit der Erzeugung von Zwischengitteratomen an einer Grenzfläche zwischen der Isolationsschicht 20 und dem Halbleiterkörper 100 verbunden. Diese Zwischengitteratome diffundieren schnell in dem Halbleiterkörper 100 und können die Diffusion einer Art von Dotierstoffatomen verbessern. Zwischengitteratome verbessern beispielsweise die Diffusion von Bor-(B)-Atomen während sie gleichzeitig die Diffusion von Arsen-(As)- oder Antimon-(Sb)-Atomen behindern. Dies kann helfen, erste Gebiete 11 und zweite Gebiete 12 herzustellen, die voneinander getrennt sind, insbesondere in solchen Fällen, in denen die Dotierstoffatome des ersten Typs und die Dotierstoffatome des zweiten Typs in selbe Seitenwände der Gräben in den Epitaxieschichten 1501-150N implantiert werden. Die Implantation von Dotierstoffatomen des ersten Typs und Dotierstoffatomen des zweiten Typs in dieselben Seitenwände kann zwei Implantationsprozesse umfassen, einen für jeden Dotierungstyp, oder kann einen Implantationsprozess umfassen, in dem Moleküle, die Dotierstoffatome sowohl des ersten Typs als auch des zweiten Typs umfassen, implantiert werden. Gemäß einem Beispiel findet die Oxidation in einer feuchten Oxidationsumgebung, beispielsweise in Anwesenheit von Wasserdampf, statt. Gemäß einem weiteren Beispiel findet die Oxidation in einer trockenen Oxidationsumgebung statt.
  • Bei dem in 16 gezeigten Beispiel ist eine Seitenwand des Grabens, in dem die Grabenisolationsschicht 21 angeordnet ist, in einem der ersten Gebiete 11 angeordnet. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren (nicht dargestellten Beispiel) ist die Seitenwand in einem der zweiten Gebiete 12 angeordnet oder geht durch einen pn-Übergang zwischen einem ersten Gebiet 11 und einem zweiten Gebiet 12.
  • 17 zeigt eine horizontale Schnittansicht des in 16 gezeigten Halbleiterkörpers. Bezugnehmend auf dieses Beispiel können die ersten und zweiten Gebiete 11, 12 so hergestellt werden, dass sie in einer horizontalen Richtung des Halbleiterkörpers 100 langestreckte Gebiete sind. Die „horizontale Richtung“ ist eine Richtung parallel zu der ersten Oberfläche 101.
  • 18 zeigt eine vertikale Schnittansicht eines Superjunction-Transistorbauelements, das auf einer Struktur basiert, wie sie in 16 dargestellt ist. Das Herstellen dieses Superjunction-Transistorbauelements umfasst einen beliebigen der zuvor erläuterten Planarisierungsprozesse, um die planarisierte Oberfläche zu erhalten, und das Herstellen mehrere Transistorzellen. Die Transistorzellen umfassen jeweils ein Bodygebiet 13 des zweiten Dotierungstyps, ein in das Bodygebiet 13 eingebettetes Sourcegebiet 14 des ersten Dotierungstyps und eine Gateelektrode 15, die zu dem Bodygebiet 13 benachbart ist und durch ein Gatedielektrikum 16 dielektrisch gegenüber dem Bodygebiet 13 isoliert ist. Die Bodygebiete 13 können jeweils an eines der zweiten Gebiete 13 und wenigstens eines der ersten Gebiete 11 angrenzen. Die einzelnen Transistorzellen sind parallel geschaltet, indem die Gateelektroden 15 der einzelnen Transistorzellen an einen Gateknoten G angeschlossen sind und die Source- und Bodygebiete 14, 13 der einzelnen Transistorzellen an eine gemeinsame Sourceelektrode 41 angeschlossen sind, wobei die Sourceelektrode 41 an einen Sourceknoten S angeschlossen ist oder den Sourceknoten S des Transistorbauelements bildet. Ein Draingebiet 17 des Transistorbauelements ist bei diesem Beispiel durch das Halbleitersubstrat 140 gebildet. Gemäß einem Beispiel hat das Substrat 140 den ersten Dotierungstyp.
  • Bezugnehmend auf die 10A und 10B und 11A bis 11C kann eine Oxidschicht 24 auf der ersten Oberfläche 101 des Halbleiterkörpers 100 vor dem Planarisierungsprozess hergestellt werden,. Diese Oxidschicht 24 kann nach dem Planarisierungsprozess entfernt werden oder kann bei der Herstellung der Transistorzellen verwendet werden.
  • Das in 18 gezeigte Transistorbauelement kann in herkömmlicher Weise durch Anlegen einer Ansteuerspannung zwischen dem Gateknoten G und dem Sourceknoten S gesteuert werden, wobei das Transistorbauelement in einem Ein-Zustand ist, wenn die Ansteuerspannung einen leitenden Kanal in den Gebieten 13 entlang der Gatedielektrika 16 zwischen den Sourcegebieten 14 und den ersten Gebieten 11 erzeugt. Die ersten Gebiete 11 sind in diesem Transistorbauelement Driftgebiete. Das Transistorbauelement ist im Aus-Zustand, wenn die Ansteuerspannung so ist, dass die leitenden Kanäle unterbrochen sind. Wenn im Aus-Zustand eine Spannung zwischen dem Sourceknoten und dem Drainknoten angelegt wird, die die pn-Übergänge zwischen den Bodygebieten 13 und den Driftgebieten 11 rückwärts polen, breiten sich Verarmungsgebiete in den Driftgebieten 11 und den zweiten Gebieten 12, die in dem Transistorbauelement Kompensationsgebiete sind, aus.
  • Bezugnehmend auf 18 kann die Randabschlussstruktur mit der Grabenisolationsschicht 21 eine weitere Feldelektrode (Feldplatte) 51 umfassen, die auf der Grabenisolationsschicht 21 gebildet ist. Diese Feldelektrode 51 ist an den Gateknoten G (wie dargestellt) oder den Sourceknoten S (nicht dargestellt) angeschlossen. Diese Feldelektrode 51, die durch die Grabenisolationsschicht gegenüber dem Halbleiterkörper 100 isoliert ist, kann helfen, ein im Randgebiet 120 im Aus-Zustand auftretendes elektrische Feld zu formen, so dass eine Sperrspannungsfestigkeit im Randgebiet nicht geringer ist als im Innengebiet. Gemäß einem Beispiel können erste und zweite Gebiete 11, 12 im Randgebiet 120 auch unterhalb der Grabenisolationsschicht 21 hergestellt werden.
  • Bei dem in 18 gezeigten Beispiel sind die Gateelektroden 15 planare Gateelektroden, die auf der ersten Oberfläche 101 gebildet sind. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren, in 19 gezeigten Beispiel sind die Gateelektroden 15 Grabenelektroden, die in Gräben hergestellt sind, die sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 erstrecken.
  • Das Herstellen von Transistorzellen, wie sie anhand der 18 und 19 erläutert wurden, kann einen oder mehrere Planarisierungsprozesse umfassen. Aufgrund der planaren Oberfläche der Struktur mit dem Halbleiterkörper 100 und der Grabenisolationsschicht 21 vor Herstellen der Transistorzellen können solche Planarisierungsprozesse einfach durchgeführt werden. Beim Herstellen des Transistorbauelements gemäß 18 kann ein Planarisierungsprozess beispielsweise vor oder nach Herstellen von Kontaktlöchern stattfinden, in denen die Sourceelektrode 41 (später) an die Body- und Sourcegebiete 13, 14 angeschlossen ist. Beim Herstellen des Transistorbauelements gemäß 19 kann ein Planarisierungsprozess beispielsweise nach Herstellen der Gateelektroden 41 in den Gräben stattfinden.
  • Beispielweise bezugnehmend auf die 10A-10B, 11A-1 1C und 12A-12C kann ein Planarisierungsprozess beim Herstellen der Grabenisolationsschicht 21 zum Entfernen von Resten 23 der Isolationsschicht 20 verwendet werden. Gemäß einem Beispiel wird derselbe Planarisierungsprozess verwendet, um Reste 23 der Isolationsschicht 20 zu entfernen und den Halbleiterkörper 100 oberhalb des Innengebiets 110 zu planarisieren. Das heißt, die Isolationsschicht 20 kann von oberhalb der Oberfläche 101 des Halbleiterkörpers 100 entfernt werden, die Transistorzellen können wenigstens teilweise hergestellt werden und der Planarisierungsprozess kann stattfinden.
  • In den Superjunction-Transistorbauelementen gemäß der 18 und 19 kann ein Bodygebiet 13 oder, wie dargestellt, ein modifiziertes Bodygebiet 13' an die Grabenisolationsschicht 21 angrenzen. Das modifizierte Bodygebiet 13' kann dieselbe Dotierungskonzentration wie die Bodygebiete 13 haben, ist an die Sourceelektrode 41 angeschlossen, umfasst allerdings kein Sourcegebiet 14 oder grenzt nicht an ein Sourcegebiet 14 an. Die Grabenisolationsschicht 21 kann sich tiefer in den Halbleiterkörper 100 als die Bodygebiete 13 oder die modifizierten Bodygebiete 13' erstrecken.
  • In den in den 18 und 19 dargestellten Superjunction-Transistorbauelementen ist die Grabenisolationsschicht 21 Teil einer Randabschlussstruktur. Bei diesen Beispielen erstrecken sich die Drift- und Kompensationsgebiete 11, 12 im Randgebiet 120 bis an die Grabenisolationsschicht 21. Dies ist jedoch nur ein Beispiel. Gemäß einem weiteren Beispiel, das in 20 dargestellt ist, erstreckt sich eine JTE (Junction Termination Extension)-Struktur 60 unterhalb der Grabenisolationsschicht 21. Die JTE-Struktur 60 ist an die Sourceelektrode 41 angeschlossen und hat eine effektive Dotierungskonzentration des zweiten Dotierungstyps, wobei die Dotierungskonzentration in einer von dem Innengebiet 110 wegzeigenden Richtung abnimmt. Die JTE-Struktur ist an die Sourceelektrode 41 über ein Bodygebiet 13 oder das modifizierte Bodygebiet 13', wie in 20 dargestellt, angeschlossen. Die abnehmende Dotierungskonzentration der JTE-Struktur 40 kann erhalten werden durch Realisieren der JTE-Struktur 60 mit einem ersten Gebiet 61 des zweiten Dotierungstyps, das an das modifizierte Bodygebiet 13' angrenzt, und einem zweiten Gebiet 62 des ersten Dotierungstyps, das an das erste Gebiet 61 angrenzt und von dem modifizierten Bodygebiet 13' in einer von dem Innengebiet 110 weg zeigenden Richtung beabstandet ist.
  • Bezugnehmend auf 20 kann die Randabschlussstruktur außerdem einen Kanalstopper 71 des ersten Dotierungstyps umfassen, der sich von der ersten Oberfläche 101 in der vertikalen Richtung zu den Draingebiet (in 20 nicht gezeigt) erstreckt. Der Kanalstopper 71 ist zwischen der Grabenisolationsschicht 21 und einer Randoberfläche 102, die den Halbleiterkörper 100 in lateralen Richtungen abschließt, angeordnet. Der Kanalstopper kann so realisiert sein, dass er eine geschlossene Kurve um das Innengebiert 110 bildet. Außerdem kann eine elektrisch leitende Feldplatte 72 auf dem Kanalstopper 71 auf der Oberfläche 101 des Halbleiterkörpers angeordnet sein. Gemäß einem Beispiel ist eine Dotierungskonzentration des Kanalstoppers 71 derart, dass der Kanalstopper nicht vollständig verarmt werden kann. Die Halbleiterstruktur mit dem JTE-Gebiet 60 und den Drift- und Kompensationsgebieten 11, 12 zwischen dem Kanalstopper 71 und dem Innengebiet 110 kann allerdings vollständig verarmt werden.
  • Gemäß einem Beispiel ist eine Tiefe der Grabenisolationsschicht 21 zwischen 0,1 Mikrometer und 0,5 Mikrometer, insbesondere zwischen 0,2 Mikrometern und 0,5 Mikrometern. Die „Tiefe“ ist die Abmessung der Grabenisolationsschicht 21 in der vertikalen Richtung, welches die zu der ersten Oberfläche 101 senkrechte Richtung ist.
  • Bei den in den 18 bis 20 gezeigten Beispielen ist die Feldelektrode 51 auf der Grabenisolationsschicht 21 angeordnet, wobei die Grabenisolationsschicht 21 und der Halbleiterkörper 100 eine im Wesentlichen planare Oberfläche bilden. Gemäß einem weiteren Beispiel, das in 21 gezeigt ist, ist eine weitere Isolationsschicht 21, wie beispielsweise eine Oxidschicht auf der Grabenisolationsschicht 21 gebildet und die Feldelektrode 51 ist auf der weiteren Isolationsschicht gebildet. Bezugnehmend auf 21 kann die weitere Isolationsschicht 81 auch Abschnitte der planaren Oberfläche 101 des Halbleiterkörpers 100 überdecken. Außerdem kann die Feldplatte 72 auf der weiteren Isolationsschicht 81 angeordnet sein und kann an den Kanalstopper 71 durch ein elektrisch leitendes Via angeschlossen sein, das sich durch die weitere Isolationsschicht 81 erstreckt.
  • Die weitere Isolationsschicht 81 kann in einem Abscheideprozess hergestellt werden. Abhängig davon, wie die weitere Isolationsschicht 81 hergestellt wird, ist möglicherweise keine sichtbare Grenze zwischen der Grabenisolationsschicht 21 und der weiteren Isolationsschicht 81 vorhanden. Zu Veranschaulichungszwecken ist eine solche Grenze allerdings in 21 dargestellt.
  • Obwohl die vorliegende Beschreibung nicht darauf beschränkt ist, zeigen die nachfolgenden nummerierten Beispiele einen oder mehrere Aspekte der Beschreibung.
  • Beispiel 1. Verfahren, das aufweist: Herstellen eines Grabens in einer ersten Oberfläche in einem Randgebiet eines Halbleiterkörpers; Herstellen einer Isolationsschicht in dem Graben und auf der ersten Oberfläche des Halbleiterkörpers; und Planarisieren der Isolationsschicht, so dass eine Grabenisolationsschicht, die den Graben füllt, verbleibt wobei das Herstellen der Isolationssschicht einen thermischen Oxidationsprozess umfasst.
  • Beispiel 2. Verfahren nach Beispiel 1, wobei das Herstellen des Grabens das Herstellen des Grabens derart aufweist, dass er ein an das Randgebiet angrenzendes Innengebiet umgibt.
  • Beispiel 3. Verfahren nach Beispiel 1 oder 2, bei dem das Planarisieren der Isolationsschicht ein wenigstens teilweises Entfernen der Isolationsschicht von oberhalb der ersten Oberfläche des Halbleiterkörpers aufweist.
  • Beispiel 4. Verfahren nach Beispiel 3, bei dem das wenigstens teilweise Entfernen der Isolationsschicht von oberhalb der ersten Oberfläche des Halbleiterkörpers das vollständige Entfernen der Isolationsschicht von oberhalb der ersten Oberfläche des Halbleiterkörpers aufweist.
  • Beispiel 5. Verfahren nach Beispiel 3 oder 4, bei dem das wenigstens teilweise Entfernen der Isolationsschicht von oberhalb der ersten Oberfläche des Halbleiterkörpers einen Polierprozess aufweist.
  • Beispiel 6. Verfahren nach Beispiel 3 oder 4, bei dem das wenigstens teilweise Entfernen der Isolationsschicht von oberhalb der ersten Oberfläche des Halbleiterkörpers aufweist: Entfernen von Abschnitten der Isolationsschicht von oberhalb der ersten Oberfläche durch einen Ätzprozess, so dass Reste der Isolationsschicht, die von dem Halbleiterkörpers hervorstehen, verbleiben; wenigstens teilweises Entfernen der Reste durch eine Polierprozess.
  • Beispiel 7. Verfahren nach Beispiel 6, das weiterhin aufweist: Herstellen wenigstens einer weiteren Oxidschicht und einer Nitridschicht auf freiliegenden Abschnitten der ersten Oberfläche vor dem Polierprozess, wobei die wenigstens eine weitere Oxidschicht und eine Nitridschicht als Stoppschicht des Polierprozesses dienen.
  • Beispiel 8. Verfahren nach Beispiel 6 oder 7, bei dem der Polierprozess die Grabenisolationsschicht teilweise entfernt.
  • Beispiel 9. Verfahren nach einem beliebigen der vorangehenden Beispiele, das weiterhin aufweist: vor Herstellen der Isolationsschicht, Herstellen mehrerer erster implantierter Gebiete, die jeweils Dotierstoffatome eines ersten Dotierungstyps aufweisen, und mehrerer zweiter implantierte Gebiete, die jeweils Dotierstoffatome eines zweiten Dotierungstyps aufweisen, in dem Halbleiterkörper.
  • Beispiel 10. Verfahren nach Beispiel 9, bei dem das Herstellen der mehreren ersten implantierten Gebiete und der mehreren zweiten implantierten Gebiete aufweist: Herstellen mehrerer Epitaxieschichten übereinander; Herstellen mehrerer Gräben in wenigstens einigen der mehreren Halbleiterschichten vor Herstellen einer jeweiligen nächsten der mehreren Halbleiterschichten; und Einbringen von Dotierstoffatomen eines ersten Typs wenigstens in erste Seitenwände der mehreren Gräben und Einbringen von Dotierstoffatomen des zweiten Typs wenigstens in zweite Seitenwände der mehreren Gräben.
  • Beispiel 11. Verfahren nach Beispiel 10, bei dem das Einbringen der Dotierstoffatome des ersten Typs wenigstens in erste Seitenwände der mehreren Gräben das Einbringen von Dotierstoffatomen des ersten Typs sowohl in erste Seitenwände als auch zweite Seitenwände der mehreren zweiten Gräben aufweist und bei dem das Einbringen der Dotierstoffatome des zweiten Typs wenigstens in erste Seitenwände der mehreren Gräben das Einbringen von Dotierstoffatomen des zweiten Typs sowohl in erste Seitenwände als auch in zweite Seitenwände der mehreren Gräben aufweist.
  • Beispiel 12. Verfahren nach einem beliebigen der vorangehenden Beispiele, das weiterhin aufweist: Herstellen mehrerer Transistorzellen in einem Innengebiet, das an das Randgebiet angrenzt.
  • Beispiel 13. Verfahren nach einem der beliebigen der vorangehenden Beispiele, das weiterhin aufweist: Herstellen einer Feldelektrode auf der Grabenisolationsschicht.
  • Beispiel 14. Verfahren nach einem beliebigen der vorangehenden Beispiele, bei dem die erste Oberfläche in dem thermischen Oxidationsprozess vollständig oxidiert wird.
  • Beispiel 15. Verfahren nach einem beliebigen der vorangehenden Beispiele, bei dem eine Dicke einer thermischen Oxidschicht, die durch den thermischen Oxidationsprozess hergestellt wird, zwischen dem 0,2-fachen und dem 1,3-fachen oder zwischen dem 0,3-fachen und dem 1,1-fachen einer Tiefe des Grabens beträgt.
  • Beispiel 16. Verfahren nach einem der beliebigen der vorangehenden Beispiele, bei dem ein Aspektverhältnis des Grabens geringer als 1, geringer als 0,1, geringer als 0,025 oder geringer als 0,01 ist.
  • Beispiel 17. Transistorbauelement, das aufweist: mehrere Superjunction-Transistorzellen in einem Innengebiet eines Halbleiterkörpers; eine in einem Randgebiet des Halbleiterkörpers angeordnete und sich in einer vertikalen Richtung des Halbleiterkörpers von einer ersten Oberfläche des Halbleiterkörpers in dem Halbleiterkörper hinein erstreckende Grabenisolationsschicht.
  • Beispiel 18. Transistorbauelement nach Beispiel 17, bei dem eine Tiefe der Grabenisolationsschicht in der vertikalen Richtung zwischen 0,1 Mikrometer und 0,5 Mikrometern beträgt.
  • Beispiel 19. Transistorbauelement nach Beispiel 17 oder 18, das weiterhin aufweist: eine weitere Isolationsschicht, die auf der Grabenisolationsschicht gebildet ist.
  • Beispiel 20. Transistorbauelement nach Beispiel 17, das weiterhin aufweist: eine elektrisch leitende Feldplatte entweder auf einer Oberfläche der Grabenisolationsschicht oder auf einer Oberfläche der weiteren Isolationsschicht, wobei die Feldplatte an einen Sourceknoten oder ein Gate des Transistorbauelements angeschlossen ist.
  • Beispiel 21. Transistorbauelement nach einem beliebigen der Beispiele 17 bis 20, bei dem die Grabenisolationsschicht eine geschlossene Kurve um das Innengebiet bildet.
  • Während die Erfindung anhand veranschaulichender Beispiele beschrieben wurde, soll diese Beschreibung nicht einschränkend sein. Verschiedene Modifikationen und Kombinationen der veranschaulichenden Beispiele, sowie andere Beispiele der Erfindung sind für Fachleute anhand der Beschreibung offensichtlich. Die beigefügten Ansprüche sollen daher beliebige solche Modifikationen oder Beispiele umfassen.

Claims (21)

  1. Verfahren, das aufweist: Herstellen eines Grabens (130) in einer ersten Oberfläche (101) in einem Randgebiet (120) eines Halbleiterkörpers; Herstellen einer Isolationsschicht (20) in dem Graben (130) und auf der ersten Oberfläche (101) des Halbleiterkörpers (100); und Planarisieren der Isolationsschicht (20), so dass eine Grabenisolationsschicht (21), die den Graben (130) füllt, verbleibt wobei das Herstellen der Isolationssschicht einen thermischen Oxidationsprozess umfasst.
  2. Verfahren nach Anspruch 1, wobei das Herstellen des Grabens (130) das Herstellen des Grabens derart aufweist, dass er ein an das Randgebiet (120) angrenzendes Innengebiet (110) umgibt.
  3. Verfahren nach Anspruch 1 oder 2, bei dem das Planarisieren der Isolationsschicht (20) ein wenigstens teilweises Entfernen der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) aufweist.
  4. Verfahren nach Anspruch 3, bei dem das wenigstens teilweise Entfernen der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) das vollständige Entfernen der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) aufweist.
  5. Verfahren nach Anspruch 3 oder 4, bei dem das wenigstens teilweise Entfernen der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) einen Polierprozess aufweist.
  6. Verfahren nach Anspruch 3 oder 4, bei dem das wenigstens teilweise Entfernen der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) des Halbleiterkörpers (100) aufweist: Entfernen von Abschnitten der Isolationsschicht (20) von oberhalb der ersten Oberfläche (101) durch einen Ätzprozess, so dass Reste (23) der Isolationsschicht (20), die von dem Halbleiterkörpers (100) hervorstehen, verbleiben; wenigstens teilweises Entfernen der Reste (23) durch eine Polierprozess.
  7. Verfahren nach Anspruch 6, das weiterhin aufweist: Herstellen wenigstens einer weiteren Oxidschicht (24) und einer Nitridschicht (31) auf freiliegenden Abschnitten der ersten Oberfläche (101) vor dem Polierprozess, wobei die wenigstens eine weitere Oxidschicht (24) und eine Nitridschicht (31) als Stoppschicht des Polierprozesses dienen.
  8. Verfahren nach Anspruch 6 oder 7, bei dem der Polierprozess die Grabenisolationsschicht teilweise entfernt.
  9. Verfahren nach einem beliebigen der vorangehenden Ansprüche, das weiterhin aufweist: vor Herstellen der Isolationsschicht, Herstellen mehrerer erster implantierter Gebiete (11'), die jeweils Dotierstoffatome eines ersten Dotierungstyps aufweisen, und mehrerer zweiter implantierte Gebiete (12'), die jeweils Dotierstoffatome eines zweiten Dotierungstyps aufweisen, in dem Halbleiterkörper.
  10. Verfahren nach Anspruch 9, bei dem das Herstellen der mehreren ersten implantierten Gebiete (11') und der mehreren zweiten implantierten Gebiete (12') aufweist: Herstellen mehrerer Epitaxieschichten (1501-150N) übereinander; Herstellen mehrerer Gräben in wenigstens einigen der mehreren Halbleiterschichten (1501-150N) vor Herstellen einer jeweiligen nächsten der mehreren Halbleiterschichten (1501-150N); und Einbringen von Dotierstoffatomen eines ersten Typs wenigstens in erste Seitenwände der mehreren Gräben und Einbringen von Dotierstoffatomen des zweiten Typs wenigstens in zweite Seitenwände der mehreren Gräben.
  11. Verfahren nach Anspruch 10, bei dem das Einbringen der Dotierstoffatome des ersten Typs wenigstens in erste Seitenwände der mehreren Gräben das Einbringen von Dotierstoffatomen des ersten Typs sowohl in erste Seitenwände als auch zweite Seitenwände der mehreren zweiten Gräben aufweist und bei dem das Einbringen der Dotierstoffatome des zweiten Typs wenigstens in erste Seitenwände der mehreren Gräben das Einbringen von Dotierstoffatomen des zweiten Typs sowohl in erste Seitenwände als auch in zweite Seitenwände der mehreren Gräben aufweist.
  12. Verfahren nach einem beliebigen der vorangehenden Ansprüche, das weiterhin aufweist: Herstellen mehrerer Transistorzellen in einem Innengebiet (110), das an das Randgebiet (120) angrenzt.
  13. Verfahren nach einem der beliebigen der vorangehenden Ansprüche, das weiterhin aufweist: Herstellen einer Feldelektrode (51) auf der Grabenisolationsschicht (21).
  14. Verfahren nach einem beliebigen der vorangehenden Ansprüche, bei dem die erste Oberfläche (101) in dem thermischen Oxidationsprozess vollständig oxidiert wird.
  15. Verfahren nach einem beliebigen der vorangehenden Ansprüche, bei dem eine Dicke einer thermischen Oxidschicht (201), die durch den thermischen Oxidationsprozess hergestellt wird, zwischen dem 0,2-fachen und dem 1,3-fachen oder zwischen dem 0,3-fachen und dem 1,1-fachen einer Tiefe des Grabens (130) beträgt.
  16. Verfahren nach einem der beliebigen der vorangehenden Ansprüche, bei dem ein Aspektverhältnis des Grabens (130) geringer als 1, geringer als 0,1, geringer als 0,025 oder geringer als 0,01 ist.
  17. Transistorbauelement, das aufweist: mehrere Superjunction-Transistorzellen (10) in einem Innengebiet (110) eines Halbleiterkörpers (100); eine in einem Randgebiet (120) des Halbleiterkörpers (100) angeordnete und sich in einer vertikalen Richtung des Halbleiterkörpers (100) von einer ersten Oberfläche (101) des Halbleiterkörpers (100) in dem Halbleiterkörper (100) hinein erstreckende Grabenisolationsschicht (21).
  18. Transistorbauelement nach Anspruch 17, bei dem eine Tiefe der Grabenisolationsschicht (21) in der vertikalen Richtung zwischen 0,1 Mikrometer und 0,5 Mikrometern beträgt.
  19. Transistorbauelement nach Anspruch 17 oder 18, das weiterhin aufweist: eine weitere Isolationsschicht (81), die auf der Grabenisolationsschicht (21) gebildet ist.
  20. Transistorbauelement nach Anspruch 17, das weiterhin aufweist: eine elektrisch leitende Feldplatte (51) entweder auf einer Oberfläche (22) der Grabenisolationsschicht (21) oder auf einer Oberfläche der weiteren Isolationsschicht (81), wobei die Feldplatte (51) an einen Sourceknoten (S) oder ein Gate (G) des Transistorbauelements angeschlossen ist.
  21. Transistorbauelement nach einem beliebigen der Ansprüche 17 bis 20, bei dem die Grabenisolationsschicht (21) eine geschlossene Kurve um das Innengebiet (110) bildet.
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