KR20200038419A - 반도체 바디에 절연층을 형성하는 방법 및 트랜지스터 장치 - Google Patents

반도체 바디에 절연층을 형성하는 방법 및 트랜지스터 장치 Download PDF

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KR20200038419A
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forming
way
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크리스티안 파흐만
프란즈 힐러
빈프리드 카인들
마르쿠스 로헬
한스 베버
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

방법과 트랜지스터 장치가 개시된다. 방법은, 반도체 바디(100)의 에지 영역(120)에서 제1 표면(101)에 트렌치(130)를 형성하는 단계와, 반도체 바디(100)의 트렌치(130) 내 및 제1 표면(101) 상에 절연층(20)을 형성하는 단계와, 트렌치(130)를 채우는 트렌치 절연층(21)이 남도록 절연층(20)을 평탄화하는 단계를 포함하되, 절연층을 형성하는 단계는 열 산화 공정을 포함한다.

Description

반도체 바디에 절연층을 형성하는 방법 및 트랜지스터 장치{METHOD FOR FORMING AN INSULATION LAYER IN A SEMICONDUCTOR BODY AND TRANSISTOR DEVICE}
본 개시는 일반적으로 반도체 바디에 절연층을 형성하는 방법에 관한 것이다.
열 산화물층과 같은 절연층은 전력 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)와 같은 전력 반도체 장치에서 중요한 특징이다. 예를 들어, 전력 반도체 장치의 에지 종단 구조에서, 전기 전도성 전계 전극을 반도체 바디로부터 격리시키기 위해 절연층이 사용될 수 있다. 이러한 절연층을 형성하는 것은 반도체 바디의 표면에 절연층이 선택적으로 성장하는 열 성장 공정 및/또는 반도체 바디의 표면에 절연층이 증착되는 증착 공정을 포함할 수 있다. 그러나, 에지 영역에서 반도체 바디의 표면 상에 절연층을 증착하는 것은, 종종 활성 영역이라 지칭되고 복수의 트랜지스터 셀을 포함할 수 있는 내부 영역에서 절연층의 표면과 반도체 바디의 표면 사이에 단차를 생성한다. 절연층에 의해 야기된 단차는 불가능하지는 않더라도 트랜지스터 셀의 형성에서 평탄화 공정을 사용하기 어렵게 한다.
따라서, 이러한 절연층을 형성하기 위한 개선된 공정이 필요하다.
일 예는 방법에 관한 것이다. 이 방법은 반도체 바디의 에지 영역에서 제1 표면에 트렌치를 형성하는 단계와, 반도체 바디의 트렌치 내 및 제1 표면 상에 절연층을 형성하는 단계와, 트렌치를 채우는 트렌치 절연층이 남도록 절연층을 평탄화하는 단계를 포함하되, 절연층을 형성하는 단계는 열 산화 공정을 포함한다.
다른 예는 트랜지스터 장치에 관한 것이다. 트랜지스터 장치는, 반도체 바디의 내부 영역 내의 복수의 초접합 트랜지스터 셀과, 반도체 바디의 에지 영역에 배열되고 반도체 바디의 제1 표면으로부터 반도체 바디 내로 반도체 바디의 수직 방향으로 연장되는 트렌치 절연층을 포함한다.
이하, 도면을 참조하여 예를 설명한다. 도면은 특정 원리를 설명하는 역할을 하므로 이러한 원리를 이해하는 데 필요한 측면만 도시된다. 도면은 축척이 아니다. 도면에서, 동일한 참조 부호는 유사한 특징을 나타낸다.
도 1a 내지 도 1c는 반도체 바디에 트렌치 절연층을 형성하는 방법의 일례를 도시한 도면이다.
도 2는 도 1a에 도시된 반도체 바디의 평면도이다.
도 3은 복수의 반도체 바디를 포함하는 웨이퍼의 평면도이다.
도 4a 및 4b는 반도체 바디에 트렌치를 형성하는 방법의 일례를 도시한 도면이다.
도 5는 도 4a 및 4b에 도시된 방법에서의 선택적 주입 공정을 도시한 도면이다.
도 6은 반도체 바디에 트렌치를 형성하는 방법의 다른 예를 도시한 도면이다.
도 7은 2개의 서브 층을 포함하는 절연층의 일례를 도시한 도면이다.
도 8은 반도체 바디의 제1 표면의 수직 위치에 대한 트렌치 절연층의 표면의 수직 위치의 다른 예를 도시한 도면이다.
도 9a 내지 9d는 평탄화 공정의 일 예를 도시한 도면이다.
도 10a 및 10b는 도 9a 내지 9d에 도시된 방법의 변형을 도시한 도면이다.
도 11a 내지 11c는 도 10a 및 10b에 도시된 방법의 변형을 도시한 도면이다.
도 12a 내지 12c는 도 9a 내지 9d에 도시된 방법의 추가 변형을 도시한 도면이다.
도 13a 내지 13c는 도 9a 내지 9d에 도시된 방법의 또 다른 변형을 도시한 도면이다.
도 14는 일 예에 따른 반도체 바디에 주입 영역을 형성하는 것을 도시한 도면이다.
도 15는 도 14에 도시된 방법의 변형을 도시한 도면이다.
도 16은 트렌치 절연층을 형성한 후의 도 14 및 도 15 중 하나에 따른 반도체 바디를 도시한 도면이다.
도 17은 도 16에 도시된 반도체 바디의 수평 단면도이다.
도 18은 일 예에 따른 초접합 트랜지스터 장치의 수직 단면도를 도시한 도면이다.
도 19는 다른 예에 따른 초접합 트랜지스터 장치의 수직 단면도를 도시한 도면이다.
도 20은 트렌치 절연층을 포함하는 에지 종단 구조의 일례를 상세하게 도시한 도면이다.
도 21은 도 20에 도시된 에지 종단 구조의 변형을 도시한 도면이다.
다음의 상세한 설명에서, 첨부 도면을 참조한다. 도면은 설명의 일부를 형성하고, 예시를 위해 본 발명이 어떻게 사용되고 구현될 수 있는지의 예를 보여준다. 본 명세서에 기술된 다양한 실시예의 특징은 달리 구체적으로 언급되지 않는 한, 서로 결합될 수 있음을 이해해야 한다.
도 1a 내지 1c는 반도체 바디(100)의 트렌치(130) 내에 트렌치 절연층(21)을 형성하는 방법의 일 예를 도시한다. 도 1a 내지 도 1c 각각은 트렌치 절연층(21)이 형성된 반도체 바디(100)의 한 구역의 수직 단면도를 도시한다. "수직 절단면"은 반도체 바디(100)의 제1 표면(101)에 수직인 절단면이다. 일 예에 따르면, 반도체 바디(100)는 단결정 반도체 재료를 포함한다. 반도체 재료의 예는 실리콘(Si), 실리콘카바이드(SiC), 질화갈륨(GaN), 갈륨비소(GaAs) 등을 포함하지만 이에 제한되지는 않는다.
도 1a를 참조하면, 방법은 반도체 바디(100)의 제1 표면(101)에 트렌치(130)를 형성하는 단계를 포함한다. 일 예에 따르면, 트렌치(130)는 반도체 바디(100)의 에지 영역(120)에 형성되고, 에지 영역(120)은 반도체 바디(100)의 수평면에서 내부 영역(110)을 둘러싼다. 이것은 일 예에 따른 반도체 바디(100)의 평면도를 도시하는 도 2에 도시된다.
도 2를 참조하면, 트렌치(130)는 트렌치(130)가 내부 영역(110)을 둘러싸도록 형성될 수 있다. 즉, 제1 표면(101)에서 트렌치(130)는 내부 영역(110) 주위에 폐루프를 형성한다. 예시를 위해서, 도 2에 도시된 예에서 트렌치(130)에 의해 형성된 폐루프는 직사각형이다. 그러나 이것은 단지 예일 뿐이다. 다른 예(미도시)에 따르면, 폐루프(130)는 둥근 모서리를 갖는 직사각형이거나, 다각형 등일 수 있다. 반도체 바디(100)는 트랜지스터 장치의 일부일 수 있다. 이 경우, 반도체 바디(100)의 에지면(edge surface)에 가까운 반도체 바디의 상부에 게이트 패드(미도시)가 형성될 수 있으며, 에지면은 측 방향에서 반도체 바디를 종단한다. 이 경우, 트렌치는 게이트 패드(트렌치(130) 이후에 생성될 수 있음)가 트렌치와 에지면 사이에 배열되도록 구현될 수 있다. 다시 말해, 게이트 패드는 트렌치에 의해 형성된 폐루프 외부에 위치한다.
도 1a를 참조하면, 트렌치(130)는 바닥(131) 및 측벽(132)을 갖는다. 일 예에 따르면, 트렌치(130)는 바닥(131)이 반도체 바디(100)의 제1 표면(101)과 본질적으로 평행하도록 형성된다. 일 예에 따르면, 측벽(132)은 제1 표면(101)에 본질적으로 수직이다. 도 1a에 도시된 다른 예에 따르면, 트렌치(130)는 트렌치(130)가 바닥(131)으로부터 제1 표면(101)을 향해 넓어지도록 측벽(132)이 경사지게 형성된다.
일 예에 따르면, 트렌치(130)의 폭(w)은 트렌치(130)의 바닥(131)에서 측벽(132) 사이의 최단 거리이고, 트렌치(130)의 깊이(d)는 바닥(131)과 제 1 표면(101)이 위치하는 평면 사이의 최단 거리이다. 일 예에 따르면, 트렌치 깊이(d)와 트렌치 폭(w) 사이의 비인 종횡비(d:w)는 1 미만(1:1), 특히 0.1 미만(1:10), 0.025 미만(1:40), 또는 심지어 0.01 미만(1:100)이다. 일 예에 따르면, 트렌치(130)는 깊이(d)는 250㎚ 내지 4㎛, 특히 500㎚ 내지 2㎛가 되도록 형성된다. 일 예에 따르면, 폭(w)은 40㎛와 250㎛ 사이이다.
도 1b를 참조하면, 방법은 트렌치(130) 및 반도체 바디(100)의 제1 표면(101)의 상부에 절연층(20)을 형성하는 단계를 더 포함한다. 일 예에 따르면, 절연층(20)이 반도체 바디(100)의 제1 표면(101)과 트렌치(130)의 바닥(131) 및 측벽(132)을 완전히 덮도록, 절연층(20)이 형성된다. 일 예에 따르면, 절연층(20)을 형성하는 단계는 열 산화 공정을 포함한다.
도 1b를 참조하면, 제1 표면(101) 상에 및 트렌치(130) 내에 형성된 절연층(20)은 트렌치(130)를 재현한다. 즉, 반도체 바디(100) 및 절연층(20)을 구비한 배열은 트렌치(133)를 포함하고, 이 트렌치(133)의 위치 및 기하학적 구조는 반도체 바디(100) 내의 이전의 트렌치(130)에 의해 정의된다.
도 1c를 참조하면, 방법은 절연층(20)이 평탄화되어, 트렌치 절연층(21) 및 반도체 바디(100)를 포함하는 결과 구조가 본질적으로 평평한 표면을 갖도록, 절연층(20)에 기초하여 트렌치 절연층(21)을 형성하는 단계를 더 포함한다. 이는 절연층(20)이 제1 표면(101)으로부터 적어도 부분적으로 제거되고 트렌치(130)에는 남아 있는 것을 포함하고, 여기에서 트렌치(130)에 남아 있는 절연층(20)의 구역은 트렌치 절연층(21)을 형성한다. 도 1c에 도시된 예에서, 평평한 표면은 트렌치 절연층(21)의 표면(22) 및 반도체 바디(100)의 제1 표면(101)에 의해 이루어진다. 즉, 이 예에서, 절연층은 제1 표면(101)으로부터 완전히 제거된다. 그러나 이것은 단지 예일 뿐이다. 다른 예(도 1c에 점선으로 도시됨)에 따르면, 절연층(20)의 구역(23)은 제1 표면(101)의 상부에 남는다. 이 예에서, 트렌치 절연층(21)의 제1 표면(101) 및 표면(22) 상에 남아 있는 구역(23)은 평평한 표면을 형성한다. 따라서, 반도체 바디(100)의 표면(101)과 트렌치 절연층의 표면(22)은 동일한 수평면에 배치된다. 다른 예에 따르면, 제1 표면(101) 상부의 절연층(23)은 절연층(20)의 일부가 아니라 평탄화 공정동안 형성된 추가층이다. 이에 대한 예는 이하에 더 설명한다.
도 1a 내지 1c를 참조하면, 이 방법은, 트렌치(130)를 형성하는 단계(도 1a 참조), 트렌치(130) 및 제1 표면(101)의 상부에 절연층(20)을 형성하는 단계(도 1b 참조), 그리고 평탄화 과정(도 1C 참조)의 3개의 주요 공정 시퀀스를 포함한다. 이들 주요 공정 시퀀스의 보다 상세한 예는 다음에 설명한다.
도 1a 내지 도 1c는 하나의 반도체 바디(100)의 하나의 구역을 도시하지만, 도 1a 내지 도 1c에 도시된 공정 단계는 복수의 반도체 바디를 포함하는 웨이퍼에 적용될 수 있음에 유의해야 한다. 즉, 이러한 공정 단계들은 반도체 바디(100)가 웨이퍼의 일부일 때 수행될 수 있으며, 이는 복수의 반도체 바디를 형성하기 위해 최종적으로 조각들로 절단될 수 있다. 도 3은 복수의 반도체 바디(100)를 포함하는 웨이퍼(1)의 평면도를 개략적으로 도시한다. 도 3의 점선은 복수의 단일 반도체 바디(100)(반도체 다이라고도 할 수 있음)를 얻기 위해 웨이퍼(1)가 분리될 수 있는 라인을 도시한다.
도 4a 및 4b는 트렌치(130)를 형성하기 위한 방법의 일 예를 도시한다. 도 4a 및 4b 각각은 트렌치(130)가 제조되는 반도체 바디(100)의 한 구역의 수직 단면도를 도시한다. 도 4a를 참조하면, 방법은 에칭 마스크(200)가 개구(230)를 포함하도록 제1 표면(101)의 상부에 에칭 마스크(200)를 형성하는 단계를 포함한다. 개구부(230)는 트렌치(130)가 생성될 제1 표면(101)의 구역을 노출시킨다.
도 4b를 참조하면, 트렌치(130)를 형성하는 단계는 개구부(230)에 의해 덮이지 않고 남아 있는 영역에서 반도체 바디(100)를 에칭하는 단계를 더 포함한다. 일 예에 따르면, 에칭 공정은 등방성 에칭 공정이다. 이 경우, 트렌치(130)는 개구부(230)의 측벽(231)을 따라 에칭 마스크(200)를 언더컷(undercut)할 수 있다. 트렌치(130)를 형성하는 단계는 도 1a에 도시된 바와 같은 반도체 구조를 얻기 위해 에칭 마스크(200)를 제거하는 단계를 더 포함한다.
선택적으로, 도 4a 및 4b에 도시된 방법은 에칭 마스크(200)를 형성하기 전에 도 5에 도시된 손상 주입 공정을 더 포함한다. 이 주입 공정에서, 손상 입자가 반도체 바디(100)의 제1 표면(101)에 주입되어 제1 표면을 따라 손상된 영역(102)을 형성한다. 이 선택적 손상된 영역(102)은 도 4a 및 4b에 점선으로 도시된다. 손상 입자는 예를 들어 아르곤(Ar) 이온과 같은 희귀 가스 이온이다. 주입량은 예를 들어 1E13㎝-3 내지 5E15㎝-3 사이에서 선택되고, 주입 에너지는 예를 들어 20keV 내지 80keV 사이에서 선택된다.
도 4a 및 도 4b에 도시된 에칭 공정에서, 손상된 영역(102)은 반도체 바디(100)의 손상되지 않은 영역보다 빠르게 에칭된다. 이는 트렌치(130)의 경사진 측벽의 형성을 향상시킨다.
도 4b를 참조하면, 에칭 공정은 등방성 에칭 공정일 수 있다. 도 6에 도시된 다른 예에 따르면, 에칭 공정은 이방성 에칭 공정일 수 있다. 이 예에서, 트렌치(130)의 측벽(132)은 제1 표면(101)에 본질적으로 수직이다.
상술한 바를 참조하면, 절연층(20)을 형성하는 단계는 열 산화 공정을 포함할 수 있다. 일 예에 따르면, 절연층(20)은 열 산화 공정에 의해 완전히 형성된다.
도 7에 도시된 다른 예에 따르면, 절연층(20)을 형성하는 단계는 열 산화 공정에 의해 제1 서브층(201)을 형성하는 단계 및 증착 공정에 의해 제1 서브층(201)의 상부에 제2 서브층(202)을 형성하는 단계를 포함한다. 열 산화 공정의 특성으로 인해, 제1 서브층(201)은 반도체 바디(100)가 실리콘으로 구성될 때 실리콘 산화물(SiO2)층과 같은 산화물층이다. 일 예에 따르면, 제2 서브층(202)은 제1 서브층(201)과 동일한 유형의 산화물층이다. 예를 들어, 실리콘 산화물층은 테트라에톡시실란(tetraethoxysilane : TEOS)에 기초한 증착 공정에 의해 형성될 수 있다. 일 예에 따르면, 제1 서브층(201)은 그 두께가 200㎚와 1㎛ 사이, 특히 300㎚와 700㎚ 사이가 되도록 형성된다. 제 1 서브층(201)을 형성하는 것은 산화 분위기에서 제1 온도 공정을 포함한다. 일 예에 따르면, 이 제 1 온도 공정의 지속 시간은 20분 내지 10시간(600분) 사이에서 선택되고, 온도는 800℃ 내지 1250℃ 사이, 특히 950℃ 내지 1150℃ 사이에서 선택된다.
이하의 설명을 더 참조하면, 열 산화 공정에 의해 산화물층을 형성하는 것은 반도체 바디(100)의 반도체 재료를 "소모"한다. 일 예에 따르면, 제1 서브층(201)은 그 두께가 트렌치 깊이 d의 2배 미만이되도록 열 산화 공정에 의해 형성된다. 특히, 제1 서브층의 두께는 트렌치 깊이의 0.2배와 1.3배 사이, 보다 특히 트렌치 깊이의 0.3배와 1.1배 사이일 수 있다. 선택적으로, 이 방법은 제2 서브층(202)을 증착한 후의 제2 온도 공정을 더 포함할 수 있으며, 이 제 2 온도 공정은 증착된 제2 층(202)을 "소형"화시키는 것을 도울 수 있다.
상술한 바를 참조하면, 절연층(20)은 열 산화 공정에 의해 적어도 부분적으로 형성된다. 이 공정에 의해 형성된 열 산화물층은 반도체 바디(100)의 반도체 재료를 "소모"한다. 특정 두께로 열 산화물층을 형성하는 것은 열 산화물층의 두께의 약 절반을 갖는 반도체층을 제1 표면(101)을 따라 소모한다. 예를 들어, 두께가 600㎚인 열 산화물층을 형성하는 것은 약 300㎚의 반도체층을 소모한다. 즉, 열 산화 공정 전의 반도체 바디(100)의 제1 표면(101)은 열 산화 공정 후의 반도체 바디(100)의 제1 표면(101)과 상이하다. 즉, 열 산화 공정 전의 제1 표면(101)의 수직 위치는 열 산화 공정 후의 반도체 바디(100)와 열 산화물층 사이의 계면의 수직 위치와 상이하다. 그럼에도 불구하고, 이하에서, "제1 표면(101)"은 열 산화 공정 전의 반도체 바디(100)의 표면 및 열 산화 후의 반도체 바디(100)의 표면(반도체 바디(100)와 열 산화물층 사이의 계면)을 나타낸다. 동등하게, "트렌치 절연층(21)의 표면(22)"은 평탄화 공정 전후의 표면(22)을 나타내고, 평탄화 공정에서 트렌치 절연층(21)의 일부가 제거될 수 있다.
상술한 바를 참조하면, 방법은 본질적으로 평평한 표면이 형성되는 방식으로 절연층(20)이 평탄화되는 평탄화 공정을 포함한다. 평탄화 공정 이전에 반도체 바디(100)의 제1 표면(101)의 수직 위치가 트렌치 절연층(21)의 표면(22)의 수직 위치에 대해 어디에 위치하는지에 따라, 평탄화 공정에서 절연층의 어느 구역까지 제거되는지, 즉 평탄화 공정이 언제 정지되는지에 따라 상이한 시나리오가 존재한다. 이에 대해 다음의 그림 8을 참조하여 설명한다. 도 8은 제1 표면(101)의 수직 위치와 트렌치 절연층(21)의 표면(22)의 수직 위치가 서로에 대해 어떻게 위치할 수 있는지의 상이한 시나리오를 도시한다. 도 8에서, 제1 표면(101)에 대한 트렌치 절연층(21)의 표면(22)의 3개의 상이한 수직 위치가 도시된다.
실선으로 도시된 제1 시나리오에서, 트렌치 절연층(21)의 표면(22)이 제1 표면(101)의 위에 있도록, 트렌치 절연층(21)의 표면(22)의 수직 위치는 반도체 바디(100)의 제1 표면(101)으로부터 제1 표면(101)과 반대 방향으로 이격된다. 일점쇄선으로 도시된 제2 시나리오에서, 트렌치 절연층(21)의 표면(22)의 수직 위치는 본질적으로 제1 표면(101)의 수직 위치와 동일하다. 점선으로 도시된 제3 시나리오에서, 트렌치 절연층(21)의 표면(22)이 반도체 바디(100)의 제1 표면(101)의 아래에 있도록, 트렌치 절연층(21)의 표면(22)의 수직 위치는, 제1 표면(101)의 수직 위치로부터, 제1 표면(101)에서 반도체 바디(100) 내로 향하는 방향으로 이격된다. 열 산화 공정에서, 트렌치(130)의 깊이 및 절연층(20)의 두께를 적절하게 조정하고, 제 1 표면(101)을 따라 반도체 층의 "소모"를 고려함으로써, 제1 표면(101)의 위치에 대한 트렌치 절연층의 표면(22)의 위치는 조정될 수 있다.
제 1 시나리오에서, 평탄화 공정은, 절연층의 일부가 제1 표면(101) 상에 남아 있고, 남아 있는 부분 및 트렌치 절연층이 본질적으로 평평한 표면을 형성하도록, 절연층(20)의 재료가 제1 표면(101) 위에서 제거되게 할 수 있다. 선택적으로, 절연층(20)은 제 1 표면(101) 위에서 완전히 제거된다. 이 경우, 트렌치 절연층(21)의 표면(22)과 반도체 바디(100)의 제1 표면(101)이 본질적으로 평평한 표면을 형성하도록, 트렌치 절연층(21)이 부분적으로 제거된다.
제2 시나리오에서, 절연층(20)은 제1 표면(101) 위에서 완전히 제거된다. 이 경우, 트렌치 절연층(21)의 표면(22) 및 반도체 바디(100)의 제1 표면(101)은 본질적으로 평평한 표면을 형성한다.
제3 시나리오에서, 평탄화 공정은, 제1 표면(101) 위에서 절연층(20)을 완전히 제거하고, 제1 표면(101)을 따라 반도체 바디의 일부를 제거하도록 할 수 있다. 이 경우, 트렌치 절연층(21)의 표면(22) 및 반도체 바디(100)의 제1 표면(101)은 본질적으로 평평한 표면을 형성한다.
이 평탄화 공정은 에칭 공정, 연마 공정 또는 이들의 조합을 포함할 수 있다. 일 예에 따르면, 평탄화 공정은 연마 공정만을 포함한다. 연마 공정은, 도 1b에 도시된 구조에 기초하여, 평평한 표면이 얻어질 때까지 절연층(20)의 재료 및 선택적으로 반도체 바디(100)의 재료를 연마한다. 일 예에 따르면, 연마 공정은 화학적 기계적 연마(chemical-mechanical polishing : CMP) 공정을 포함한다. 연마 공정은 평평한 표면이 얻어지자마자 중단될 수 있다. 평탄화 공정의 다른 예를 다음에 설명한다.
도 9a 내지 9d에 도시된 예에서, 평탄화 공정은 트렌치 절연층(21)의 상부에 에칭 마스크(310)를 형성하는 단계를 포함한다. 일 예에 따르면,도 9a에 도시 된 바와 같이, 에칭 마스크(310)는 제1 표면(101)의 상부에 형성된 절연층(20)의 구역과 중첩되도록 형성된다.
도 9b를 참조하면, 방법은 에칭 마스크(310)에 의해 덮이지 않은 절연층(20)의 구역이 제거되는 에칭 공정을 더 포함한다. 일 예에 따르면, 에칭 공정은, 에칭 마스크(310)가 언더컷될 수 있도록, 즉 에칭 마스크(310) 아래의 절연층(20)의 구역이 제거될 수 있도록, 등방성 에칭 공정이다. 에칭 공정 후, 제1 표면(101)의 상부에 트렌치 절연층(21) 및 절연층(20)의 잔류물(23)이 남는다.
도 9c 및 9d를 참조하면, 방법은 에칭 마스크(310)를 제거하는 단계 및 적어도 잔류물(23)을 제거하는 연마 공정을 더 포함한다. 연마 공정은 CMP 공정을 포함할 수 있다.
도 9c에 도시된 예에서, 반도체 바디(100)의 제1 표면(101) 및 트렌치 절연층(21)의 표면(22)은 평평한 표면을 형성한다. 도 8을 참조하여 설명된 세가지 시나리오 중 어느 것을 적용할지에 따라, 연마 공정이 중단될 수 있는 시기가 상이한 시나리오가 있다. 제 1 시나리오에서, 트렌치 절연층(21)의 표면(22) 및 제1 표면(101)이 평평한 표면을 형성하도록, 잔류물(23)이 반도체 바디(100)의 제1 표면(101)에 이르기까지 제거되고, 트렌치 절연층(21)의 일부가 제거되면, 연마 공정이 중단된다. 제2 시나리오에서, 잔류물(23)이 제1 표면(101)에 이르기까지 제거되면 연마 공정이 중단된다. 제 3 시나리오에서, 트렌치 절연층(21)의 표면(22) 및 제1 표면(101)이 평평한 표면을 형성하도록, 잔류물(23)이 제거되고 반도체 바디(100)의 일부가 제거되면, 연마 공정이 중단된다.
제1 시나리오에서, 반도체 바디(100)는 연마 공정의 정지층으로서 작용할 수 있다. 연마 공정에서, 연마 패드가 있는 전기 연마 도구가 사용될 수 있으며, 잔류물(23)이 제거되고 연마 패드가 반도체 바디의 표면에 도달함에 따라 연마 도구의 전력 소비가 증가될 수 있다. 일 예에 따르면, 전력 소비가 모니터링되고, 전력 소비가 사전정의된 임계값에 도달함에 따라 연마 공정이 중지된다. 연마 패드에 더하여, 연마 공정은 액체 중에 연마 입자를 갖는 액체를 포함하는 슬러리를 사용할 수 있다.
도 10a 및 10b는 도 9a 내지 9d에 도시된 방법의 변형을 도시한다. 도 10a를 참조하면, 이 방법은 에칭 마스크(310)가 제거된 후(도 10a에 도시된 바와 같음) 또는 에칭 마스크(310)가 제거되기 전에 추가 산화 공정을 포함한다. 이 열 산화 공정은 반도체 바디(100)의 제1 표면(101)의 노출된 구역 상에 추가 산화물층(24)이 성장되게 한다.
도 10b는 연마 공정 후 도 10a에 도시된 구조를 도시한다. 이 예에서, 잔류물(23) 및 트렌치 절연층(21)이 추가 산화물층(24)의 표면(25)까지 평탄화되면 연마 공정이 정지되도록, 연마 공정이 제어된다. 이 예에서, 추가 산화물층(24)의 표면(25) 및 트렌치 절연층(21)의 표면(22)은 평평한 표면을 형성한다. 트렌치 절연층(21)은 그 표면(22)이 추가 산화물층(24)의 표면(25)의 수직 위치와 동일한 수직 위치를 갖도록 형성될 수 있다. 이 경우, 연마 공정은 잔류물(23)만을 평탄화(침식)시킨다. 다른 예에 따르면, 트렌치 절연층(21)은 연마 공정 전에 그 표면(22)이 추가 산화물층(24)의 표면(25)의 수직 위치 위에 있는 수직 위치를 갖도록 형성된다. 이 예에서, 연마 공정은 트렌치 절연층(21)의 일부를 더 제거한다. 이들 각각의 공정에서, 추가 산화물층(24)은 연마 공정의 정지층으로서 작용하고, 연마 공정에서 발생할 수 있는 손상으로부터 반도체 바디를 보호한다.
도 11a는 도 10a 및 10b에 도시된 방법의 변형을 도시한다. 도 11a를 참조하면, 이 방법은 추가 산화물층(24)의 상부와, 잔류물(23) 및 트렌치 절연층(21)의 상부에 질화물층(31)을 형성하는 단계를 포함한다. 이 예에서, 트렌치 절연층(21)의 표면(22)의 수직 위치가 추가 산화물층(24)을 덮는 질화물층(31) 구역의 표면(32)의 수직 위치 이상이 되도록, 절연층(20)이 형성된다.
도 11b를 참조하면, 방법은 연마 공정을 더 포함한다. 일 예에 따르면, 연마 공정은 질화물층(31)이 연마 공정의 정지층으로서 작용하도록 수행된다. 즉, 잔류물(23) 및 트렌치 절연층(21)은 트렌치 절연층(21)의 표면(22) 및 질화물층(31)의 표면(32)이 본질적으로 평평한 표면을 형성할 때까지 평탄화된다.
도 11c를 참조하면, 방법은 질화물층(31)을 제거하는 단계를 더 포함한다. 이 공정 후에 전체 표면이 약간 고르지 않을 수 있다. 그러나, 이것은 수용 가능하거나 절연층(21)의 표면을 에칭하는 에칭 공정에 의해 제거될 수 있다.
도 12a 내지 12c는 도 9a 내지 9d에 도시된 방법의 추가 변형을 도시한다. 도 12a를 참조하면, 이 방법은 절연층(20) 상에 질화물층(31)을 형성하는 단계와, 트렌치 절연층(21)의 상부의 질화물층(31) 상에 에칭 마스크(320)를 형성하는 단계와, 에칭 마스크(320)에 의해 덮이지 않은 질화물층(31)의 구역을 제거하는 단계를 포함한다. 도 12c를 참조하면, 방법은 트렌치 절연층(21)의 상부에 있는 질화물층(32)이 정지층으로서 작용하는 연마 공정을 더 포함한다.
도 9a 내지 9d에 도시된 방법의 다른 변형이 도 13a 내지 13c에 도시된다. 도 13a 내지 13c에 도시된 방법은 에칭 마스크(310)를 형성하기 전에 손상 주입 공정이 발생한다는 점에서 도 9a 내지 9d에 도시된 방법과 다르다.
도 13a는 손상 주입 공정동안 반도체 바디(100) 및 절연층(20)을 구비하는 배열을 도시한다. 이 공정에서, 그 표면에 인접한 절연층의 구역이 손상된다. 손상된 영역이 절연층(20)에 도달하는 깊이는 손상 주입 공정에서 주입 에너지에 따른다. 기본적으로, 주입 에너지가 높을수록 손상된 영역이 절연 영역(20)에 더 깊게 도달한다. 도 13a를 참조하면, 손상 입자가 반도체 바디(100)의 표면(101)에 본질적으로 수직인 방향으로 절연층(20)에 주입된다. 일 예에 따르면, 주입 에너지는 손상 입자가 제 1 표면(101) 및 트렌치의 바닥을 덮는 절연층(20)의 구역에서 절연층(20)을 통과하지 않도록 선택된다. 이 경우, 절연층(20)의 손상되지 않은 영역은 적어도 트렌치 측벽을 따라 유지되며, 주입 방향에서 절연층(20)은 제 1 표면(101) 및 바닥(131)보다 두껍다.
도 13b를 참조하면, 트렌치의 바닥(131) 및 측벽(132)을 덮는 절연층(20)의 구역 상에 보호층(310)이 형성된다. 또한, 보호층(310)은 측 방향으로 측벽(132)을 덮는 절연층(20)의 구역을 넘어 약간 연장된다.
도 13a 내지 13b에 도시된 방법은 등방성 에칭 공정과 같은 에칭 공정을 더 포함한다. 이 공정에서, 절연층(20)의 손상된 영역이 손상되지 않은 영역보다 더 빨리 에칭된다. 보호층(310)은 그것이 덮는 절연층(20)의 구역이 에칭되는 것으로부터 폭넓게 보호한다. 그러나, 등방성 에칭 공정에서, 보호층(310)은 언더컷되어, 절연층(20)이 보호층(310)의 가장자리 아래에서 제거된다. 일 예에 따르면, 에칭 공정의 지속 시간은 표면(101)의 상부로부터 절연층(20)이 제거되면 공정이 정지되도록 하는 것이다. 이 경우, 측벽(132)을 덮는 절연층(20)의 손상되지 않은 영역을 에칭하는 것이 본질적으로 방지될 수 있어, 에칭 공정 후 절연층(20)은 표면(101)으로부터는 제거되었지만 여전히 트렌치를 채운다. 일 예에 따르면, 이 공정에서 연마 공정은 필요없다. 일 예에 따르면, 트렌치 절연층(21)은 초접합 트랜지스터 장치의 에지 종단 구조의 일부이다. 도 14를 참조하면, 초접합 트랜지스터 장치를 형성하는 단계는, 반도체 바디(100)에서 복수의 제1 주입 영역(11')을 겹치게 형성하는 단계와, 반도체 바디(100)에서 복수의 제2 주입 영역(12')을 겹치게 형성하는 단계를 포함한다. 제1 주입 영역(11')은 제1 도핑 타입의 도펀트 원자를 포함하고, 제2 주입 영역은 제1 도핑 유형에 상보적인 제2 도핑 유형의 도펀트 원자를 포함한다. 도 14를 참조하면, 복수의 제1 주입 영역(11')을 포함하는 복수의 구조물 및 복수의 제2 주입 영역(12')을 포함하는 복수의 구조물이 반도체 바디(100)에 형성될 수 있다. 이러한 제1 및 제2 주입 영역(11', 12')을 형성하는 단계는, 반도체 기판(140) 상에 복수의 에피택셜층(1501-150N)을 겹쳐서 형성하는 단계와, 각각의 주입 마스크를 이용하여 제1 도핑 유형 및 제2 도핑 유형의 도펀트 원자를 복수의 에피택셜층(1501-150N) 각각으로 주입하는 단계를 포함할 수 있다. 일반적으로 MEMI(multi-epitaxial-multi-implantation) 공정이라고 하는 이러한 유형의 공정은 일반적으로 알려져 있어서, 이와 관련하여 더 이상의 설명은 필요하지 않다.
겹쳐서 형성된 복수의 에피택셜층(1501-150N)을 포함하는 도 14에 도시된 반도체 바디(100)는 단결정 반도체 바디(100)이다. 즉, 개별 에피텍셜층(1501-150N) 사이에 가시적인 경계 또는 인터페이스가 없다. 그럼에도 불구하고, 예시를 위해서, 개별 에피텍셜층(1501-150N)은 도 14에서는 점선으로 도시된다.
상술한 바를 참조하면, 제1 및 제2 주입 영역(11', 12')은 MEMI 공정에 의해 형성될 수 있다. 다른 예에 따르면, 제1 및 제2 주입 영역(11', 12')을 형성하는 단계는, 각각의 에피택셜층(1501-150N)에 트렌치를 형성하는 단계와, 제1 및 제2 주입 영역(11', 12')을 얻기 위해, 이들 트렌치의 제1 측벽에 제1 유형의 도펀트 원자를 주입하고 제2 측벽에 제2 유형의 도펀트 원자를 주입하는 단계를 포함할 수 있다. 이러한 방식으로 형성된 복수의 제1 및 제2 주입 영역을 포함하는 반도체 바디(100)의 수직 단면도가 도 16에 도시된다. 일 예에 따르면, 제1 유형 도펀트 원자는 비소(As) 원자 및 안티몬(Sb) 원자 중 하나를 포함하고, 제2 유형 도펀트 원자는 비소 또는 안티몬 원자보다 빠르게 확산되는 붕소(B) 원자를 포함한다. 비소 및 안티몬은 실리콘 반도체 바디에서 n형 도펀트이고, 붕소는 실리콘 반도체 바디에서 p형 도펀트이다.
에지 영역(120)에 트렌치(130)를 형성하고, 트렌치(130) 내 및 제 1 표면(101)의 상부에 절연층(20)을 형성하기 전에, 제1 및 제2 주입 영역(11', 12')이 반도체 바디(100)에 형성된다. 도 16은 에지 영역(120)에 트렌치(130)를 형성하고 절연층(20)을 형성한 후, 즉 도 1a 및 도 1b를 참조하여 설명된 방법 단계를 수행한 후의 도 14 및 도 15 중 하나에 따른 반도체 바디(100)를 도시한다. 도 16에는 트렌치(130) 및 트렌치 절연층(21)의 일부만이 도시되도록 에지 영역(120)의 일부만이 도시된다.
상술한 바를 참조하면, 트렌치 절연층(20)을 형성하는 단계는 열 산화 공정을 포함한다. 도 14 및 도 15에 도시된 예에서, 이 산화 공정은 절연층(20)을 형성하는 데 사용될 뿐만 아니라, 제1 도핑 유형의 복수의 제1 영역(11) 및 제2 도핑 유형의 제2 영역(12)을 형성하기 위해, 제1 주입 영역(11)에 포함된 제1 유형 도펀트 원자 및 제2 주입 영역(12)에 포함된 제2 유형 도펀트 원자를 확산 및 활성화시키는 데에도 사용되며, 이들 제1 및 제2 영역(11, 12)의 각각은 반도체 바디(100)의 수직 방향으로 연장된다.
도 15를 참조하여 설명된 방법은 제1 유형의 도펀트 원자 및 제2 유형의 도펀트 원자가 제1 및 제2 측벽 각각에 주입되도록 변형될 수 있다. 이 예에서, 열 산화 공정의 끝에서, 도 16에 도시된 바와 같이 제1 영역(11) 및 제2 영역(12)을 얻기 위해, 상이한 확산 계수를 갖는 제1 유형 도펀트 원자 및 제2 유형 도펀트 원자가 사용된다.
열 산화 공정에서 절연층(20)의 적어도 일 부분의 성장은 절연층(20)과 반도체 바디(100) 사이의 계면에서 간극의 발생과 연관이 있다. 이들 간극은 반도체 바디(100)에서 빠르게 확산되고, 일 유형의 도펀트 원자의 확산을 촉진할 수 있다. 예를 들어, 간극은 붕소(B) 원자의 확산을 촉진하는 동시에 비소(As) 또는 안티몬(Sb)의 확산을 방해한다. 이는 특히 제1 유형 도펀트 원자 및 제2 유형 도펀트 원자가 에피택셜층(1501-150N)에서 트렌치의 동일한 측벽으로 주입되는 경우에, 서로 분리되는 제1 영역(11) 및 제2 영역(12)을 형성하는 데 도움이 될 수 있다. 동일한 측벽으로 제1 유형 도펀트 원자 및 제2 유형 도펀트 원자를 주입하는 것은, 각각의 도펀트 유형마다 하나씩 2개의 주입 공정을 포함할 수 있거나, 제1 유형 및 제2 유형 둘 다의 도펀트 원자를 포함하는 분자가 주입되는 하나의 주입 공정을 포함할 수 있다. 일 예에 따르면, 산화는 예를 들어 수증기의 존재 하에 습식 산화 환경에서 일어난다. 다른 예에 따르면, 산화는 건식 산화 환경에서 일어난다.
도 16에 도시된 예에서, 트렌치 절연층(21)이 배치된 트렌치의 측벽은 제1 영역(11) 중 하나에 위치한다. 그러나, 이것은 단지 예일 뿐이다. 다른 예(미도시)에 따르면, 측벽은 제2 영역(12) 중 하나에 위치하거나, 제1 영역(11)과 제2 영역(12) 사이의 pn 접합과 교차한다.
도 17은 도 16에 도시된 반도체(100)의 수평 단면도를 도시한다. 이 예를 참조하면, 제1 및 제2 영역(11, 12)은 반도체 바디(100)의 수평 방향으로 얇고 긴 영역이 되도록 형성될 수 있다. "수평 방향"은 제1 표면(101)에 평행한 방향이다.
도 18은 도 16에 도시된 구조에 기초한 초접합 트랜지스터 장치의 수직 단면도를 도시한다. 이 초접합 트랜지스터 장치를 형성하는 단계는, 평탄화된 표면을 얻기 위해 본 명세서에서 앞에 설명된 임의의 평탄화 공정과, 복수의 트랜지스터 셀을 형성하는 단계를 포함한다. 복수의 트랜지스터 셀 각각은, 제2 도핑 유형의 바디 영역(13), 바디 영역(13)에 매립된 제1 도핑 유형의 소스 영역(14), 및 바디 영역(13)에 인접하고 게이트 유전체(16)에 의해 바디 영역(13)으로부터 유전체로 절연된 게이트 전극(15)을 포함한다. 바디 영역(13) 각각은 제2 영역(12) 중 하나 및 제1 영역(11) 중 적어도 하나에 인접할 수 있다. 각각의 트랜지스터 셀은, 개별 트랜지스터 셀의 게이트 전극(15)이 게이트 노드(G)에 연결되고, 개별 트랜지스터 셀의 소스 및 바디 영역(14, 13)이 공통 소스 전극(41)에 연결되어, 병렬로 연결되며, 여기서 소스 전극(41)은 소스 노드(S)에 연결되거나 트랜지스터 장치의 소스 노드(S)를 형성한다. 이 예에서는, 트랜지스터 기판의 드레인 영역(17)이 반도체 기판(140)에 의해 형성된다. 일 예에 따르면, 기판(140)은 제 1 도핑 유형을 갖는다.
도 10a 및 도 10b와 도 11a 내지 도 11c를 참조하면, 평탄화 공정 전에 반도체 바디(100)의 제1 표면(101) 상에 산화물층(24)이 형성될 수 있다. 이 산화물층(24)은 평탄화 공정 후에 제거되거나 트랜지스터 셀을 형성하는 공정에 사용될 수 있다.
도 18에 도시된 트랜지스터 장치는 게이트 노드(G)와 소스 노드(S) 사이에 구동 전압을 인가함으로써 종래의 방식으로 제어될 수 있으며, 여기서 구동 전압이 소스 영역(14)과 제1 영역(11) 사이의 게이트 유전체(16)를 따라 바디 영역(13)에 전도 채널을 생성할 때 트랜지스터 장치가 온 상태에 있다. 제1 영역(11)은 이 트랜지스터 장치에서 드리프트 영역이다. 구동 전압이 전도 채널이 차단되도록 하는 경우, 트랜지스터 장치는 오프 상태에 있다. 오프 상태에서, 바디 영역(13)과 드리프트 영역(11) 사이의 pn 접합을 역 바이어스하는 전압이 소스 노드와 드레인 노드 사이에 인가 될 때, 트랜지스터 장치의 보상 영역인 드리프트 영역(11) 및 제2 영역(12)에서 공핍 영역이 확장된다.
도 18을 참조하면, 트렌치 절연층(21)을 갖는 에지 종단 구조는 트렌치 절연층(21)의 상부에 형성된 전계 전극(전계판)(51)을 더 포함할 수 있다. 이 전계 전극(51)은 게이트 노드(G)(미도시) 또는 소스 노드(S)(미도시)에 연결된다. 트렌치 절연층에 의해 반도체 바디(100)로부터 전기적으로 절연되는 이 전계 전극(51)은, 에지 영역에서의 전압 차단 능력이 내부 영역에서보다 낮지 않도록, 오프 상태에서 에지 영역(120)에서 발생하는 전계를 형성하는 것을 도울 수 있다. 일 예에 따르면, 제1 및 제2 영역(11, 12)은 트렌치 절연층(21) 아래의 에지 영역(120)에도 형성된다.
도 18에 도시된 예에서, 게이트 전극(15)은 제1 표면(101)의 상부에 형성된 평면 게이트 전극이다. 그러나 이것은 단지 예일 뿐이다. 도 19에 도시된 다른 예에 따르면, 게이트 전극(15)은 제1 표면(101)으로부터 반도체 바디(100) 내로 연장되는 트렌치에 형성된 트렌치 전극이다.
도 18 및 19를 참조하여 설명된 바와 같이, 트랜지스터 셀을 형성하는 것은 하나 이상의 평탄화 공정을 포함할 수 있다. 트랜지스터 셀을 형성하기 전에 반도체 바디(100) 및 트렌치 절연층(21)을 갖는 구조체의 평평한 표면으로 인해, 그러한 평탄화 공정이 용이하게 수행될 수 있다. 도 18에 따른 트랜지스터 장치를 형성하는 공정에서, 예를 들어 소스 전극(41)(차후)이 바디 및 소스 영역(13, 14)에 연결되는 컨택트 홀을 형성하기 전후에 평탄화 공정이 일어날 수 있다. 도 19에 따른 트랜지스터 장치를 형성하는 공정에서, 예를 들어, 트렌치 내에 게이트 전극(41)을 형성 한 후에 평탄화 공정이 일어날 수 있다.
도 10a 및 도 10b, 도 11a 내지 도 11c, 및 도 12a 내지 도 12c를 참조하면, 예를 들어, 절연층(20)의 잔류물(23)을 제거하기 위해 트렌치 절연층(21)을 형성하는 공정에 평탄화 공정이 사용될 수 있다. 일 예에 따르면, 절연층(20)의 잔류물(23)을 제거하고 내부 영역(110) 위의 반도체 바디(100)를 평탄화하는 데 동일한 평탄화 공정이 사용된다. 즉, 반도체 바디(100)의 표면(101) 위에서 절연층(20)을 제거하고, 트랜지스터 셀을 적어도 부분적으로 형성한 후 평탄화 공정을 수행할 수 있다.
도 18 및 도 19에 따른 초접합 트랜지스터 장치에서, 도시된 바와 같이 바디 영역(13) 또는 변형된 바디 영역(13')은 트렌치 절연층(21)에 인접할 수 있다. 변형된 바디 영역(13')은 바디 영역(13)과 동일한 도핑 농도를 가질 수 있고, 소스 전극(41)에 연결되지만, 소스 영역(14)을 포함/인접하지 않는다. 트렌치 절연층(21)은 바디 영역(13) 또는 변형된 바디 영역(13')보다 반도체 바디(100) 내로 더 깊게 연장될 수 있다.
도 18 및 도 19에 도시된 초접합 트랜지스터 장치에서, 트렌치 절연층(21)은 에지 종단 구조의 일부이다. 이들 예에서, 에지 영역(120)의 드리프트 및 보상 영역(11, 12)은 트렌치 절연층(21)까지 연장된다. 그러나 이것은 단지 예일 뿐이다. 도 20에 도시된 다른 예에 따르면, JTE(Junction Termination Extension) 구조물(60)이 트렌치 절연층(21) 아래로 연장된다. JTE 구조물(60)은 소스 전극(41)에 연결되고, 제 2 도핑 유형의 유효 도핑 농도를 가지며, 도핑 농도는 내부 영역(110)으로부터 멀어지는 방향으로 감소한다. JTE 구조는, 도 20에 도시된 바와 같이, 바디 영역(13) 또는 변형된 바디 영역(13')을 통해 소스 전극(41)에 연결된다. JTE 구조물(60)의 도핑 농도 감소는 변형된 바디 영역(13')에 인접한 제2 도핑 유형의 제1 영역(61) 및 제1 도핑 유형의 제2 영역(62)으로 JTE 구조(60)를 구현함으로써 얻어질 수 있되, 상기 제2 영역(62)은 제1 영역(61)에 인접하고 내부 영역(110)으로부터 멀어지는 방향으로 상기 변형된 바디 영역(13')과 이격된다.
도 20을 참조하면, 에지 종단 구조는 제 1 표면(101)으로부터 수직 방향으로 드레인 영역(도 20에 미도시)으로 연장되는 제1 도핑 유형의 채널 스토퍼(71)를 더 포함할 수 있다. 측 방향에서 반도체 바디(100)를 종단하는 채널 스토퍼(71)는 트렌치 절연층(21)과 에지 표면(102) 사이에 배치된다. 채널 스토퍼는 내부 영역(110) 주위에 폐루프를 형성하도록 구현될 수 있다. 또한, 전기 전도성 전계판(72)은 반도체 바디(100)의 표면(101) 상의 채널 스토퍼(71) 상부에 배치될 수 있다. 일 예에 따르면, 채널 스토퍼(71)의 도핑 농도는 채널 스토퍼가 완전히 고갈될 수 없도록 하는 농도이다. 그러나, 채널 스토퍼(71)와 내부 영역(110) 사이의 JTE 영역(60), 드리프트 영역(11) 및 보상 영역(12)을 갖는 반도체 구조는 완전히 공핍될 수 있다.
일 예에 따르면, 트렌치 절연층(21)의 깊이는 0.1㎛보다 크고, 0.2㎛보다 크고, 또는 심지어 0.5㎛보다 크다. "깊이"는 수직 방향의 트렌치 절연층(21)의 치수이며, 이는 제1 표면(101)에 수직인 방향이다. 일 예에 따르면, 깊이는 2㎛보다 작거나 1.5㎛보다 작다.
도 18 내지도 20에 도시된 예에서, 전계 전극(51)은 트렌치 절연층(21) 상에 배열되며, 여기서 트렌치 절연층(21) 및 반도체 바디(100)는 본질적으로 평평한 표면을 형성한다. 도 21에 도시된 다른 예에 따르면, 산화물층과 같은 추가 절연층(81)이 트렌치 절연층(21) 상에 형성되고 전계 전극(51)이 추가 절연층(81) 상에 형성된다. 도 21을 참조하면, 추가 절연층(81)은 또한 반도체 바디(100)의 평평한 표면(101)의 섹션을 덮을 수 있다. 또한, 전계판(72)은 추가 절연층(81)의 상부에 배치될 수 있고 추가 절연층(81)을 통해 연장되는 전기 전도성 비아에 의해 채널 스토퍼(71)에 연결될 수 있다.
추가 절연층(81)은 증착 공정에서 형성될 수 있다. 추가 절연층(81)이 어떻게 형성되는지에 따라, 트렌치 절연층(21)과 추가 절연층(81) 사이에 가시적인 경계가 없을 수 있다. 그러나, 예시를 위해 이러한 경계가 도 21에 도시된다.
본 개시가 그렇게 제한되지는 않지만, 다음의 수가 부여된 예는 본 개시의 하나 이상의 양태를 보여준다.
예1. 방법은, 반도체 바디의 에지 영역에서 제1 표면에 트렌치를 형성하는 단계와, 반도체 바디의 트렌치 내 및 제1 표면 상에 절연층을 형성하는 단계와, 트렌치를 채우는 트렌치 절연층이 남도록 절연층을 평탄화하는 단계를 포함하되, 절연층을 형성하는 단계는 열 산화 공정을 포함한다.
예2. 예1의 방법은, 트렌치를 형성하는 단계가 에지 영역에 인접하는 내부 영역(110)을 둘러싸도록 트렌치를 형성하는 단계를 포함한다.
예3. 예1 또는 예2의 방법은, 절연층을 평탄화하는 단계가 반도체 바디의 제1 표면 위로부터 절연층을 적어도 부분적으로 제거하는 단계를 포함한다.
예4. 예3의 방법은, 반도체 바디의 제1 표면 위로부터 절연층을 적어도 부분적으로 제거하는 단계가 반도체 바디의 제1 표면 위로부터 절연층을 완전히 제거하는 단계를 포함한다.
예5. 예3 또는 예4의 방법은, 반도체 바디의 제1 표면 위로부터 절연층을 적어도 부분적으로 제거하는 단계가 연마 공정을 포함한다.
예6. 예3 또는 예4의 방법은, 반도체 바디의 제1 표면 위로부터 절연층을 적어도 부분적으로 제거하는 단계가, 반도체 바디로부터 돌출된 절연층의 잔류물(23)이 남도록 에칭 공정에 의해 제1 표면 위로부터 절연층의 구역을 제거하는 단계와, 연마 공정에 의해 잔류물을 적어도 부분적으로 제거하는 단계를 포함한다.
예7. 예6의 방법은, 연마 공정 전에 제1 표면의 노출된 구역 상에 추가 산화물층 및 질화물층 중 적어도 하나를 형성하는 단계를 더 포함하되, 추가 산화물층 및 질화물층 중 적어도 하나는 연마 공정의 정지층으로서 작용한다.
예8. 예6 또는 예7의 방법은, 연마 공정이 트렌치 절연층을 부분적으로 제거한다.
예9. 예1 내지 예8 중 어느 하나의 방법은, 절연층을 형성하기 전에, 각기 제1 도핑 유형의 도펀트 원자를 포함하는 복수의 제1 주입 영역과, 각기 제2 도핑 유형의 도펀트 원자를 포함하는 복수의 제2 주입 영역을 반도체 바디에 형성하는 단계를 더 포함한다.
예10. 예9의 방법은, 복수의 제1 주입 영역 및 복수의 제2 주입 영역(12')을 형성하는 단계가, 복수의 에피텍셜층을 겹쳐서 형성하는 단계와, 복수의 반도체층의 각기 다음 반도체층을 형성하기 전에 복수의 반도체층의 적어도 몇몇에 복수의 트렌치를 형성하는 단계와, 적어도 복수의 트렌치의 제1 측벽 내로 제1 유형 도펀트 원자를 도입하고, 적어도 복수의 트렌치의 제2 측벽 내로 제2 유형 도펀트 원자를 도입하는 단계를 포함한다.
예11. 예10의 방법은, 적어도 복수의 트렌치의 제1 측벽으로 제1 유형 도펀트 원자를 도입하는 단계가, 복수의 트렌치의 제1 측벽 및 제2 측벽 둘 다에 제1 유형 도펀트 원자를 도입하는 단계를 포함하고, 적어도 복수의 트렌치의 제1 측벽으로 제2 유형 도펀트 원자를 도입하는 단계가, 복수의 트렌치의 제1 측벽 및 제2 측벽 둘 다에 제2 유형 도펀트 원자를 도입하는 단계를 포함한다.
예12. 예1 내지 예11 중 어느 하나의 방법은, 에지 영역에 인접하는 내부 영역에 복수의 트랜지스터 셀을 형성하는 단계를 더 포함한다.
예13. 예1 내지 예12 중 어느 하나의 방법은, 트렌치 절연층 상에 전계 전극을 형성하는 단계를 더 포함한다.
예14. 예1 내지 예13 중 어느 하나의 방법은, 제1 표면이 열 산화 공정에서 완전히 산화된다.
예15. 예1 내지 예14 중 어느 하나의 방법은, 열 산화 공정에 의해 형성된 열 산화물층의 두께가 트렌치의 깊이의 0.2배와 1.3배 사이 및 0.3배와 1.1배 사이이다.
예16. 예1 내지 예15 중 어느 하나의 방법은, 트렌치의 종횡비가 1 미만, 0.1 미만, 0.025 미만 또는 0.01 미만이다.
예17. 트랜지스터 장치는, 반도체 바디의 내부 영역 내의 복수의 초접합 트랜지스터 셀과, 반도체 바디의 에지 영역에 배열되고, 반도체 바디의 제1 표면으로부터 반도체 바디 내로 반도체 바디의 수직 방향으로 연장되는 트렌치 절연층을 구비한다.
예18. 예17의 트랜지스터 장치는, 수직 방향에서 트렌치 절연층의 깊이가 0.1㎛와 0.5㎛ 사이이다.
예19. 예17 또는 예18의 트랜지스터 장치는, 트렌치 절연층의 상부에 형성된 추가 절연층을 더 포함한다.
예20. 예17의 트랜지스터 장치는, 트렌치 절연층의 표면의 상부 또는 추가 절연층의 표면의 상부 중 하나에 전기 전도성 전계판을 더 포함하되, 전계판이 트랜지스터 장치의 소스 노드 또는 게이트에 연결된다.
예21. 예17 내지 예20 중 어느 하나의 트랜지스터 장치는, 트렌치 절연층이 내부 영역 주위에 폐루프를 형성한다.
본 발명은 예시적인 예를 참조하여 설명되었지만, 이 설명은 제한하고자 하는 것은 아니다. 본 발명의 다른 예뿐만 아니라 예시적인 예의 다양한 변형 및 조합은 상세한 설명을 참조하면 당업자에게 명백할 것이다. 따라서, 첨부된 청구 범위는 임의의 그러한 변형 또는 예를 포함하고자 하는 것이다.

Claims (21)

  1. 반도체 바디(100)의 에지 영역(120)에서 제1 표면(101)에 트렌치(130)를 형성하는 단계와,
    상기 반도체 바디(100)의 상기 트렌치(130) 내 및 상기 제1 표면(101) 상에 절연층(20)을 형성하는 단계와,
    상기 트렌치(130)를 채우는 트렌치 절연층(21)이 남도록 상기 절연층(20)을 평탄화하는 단계를 포함하되,
    상기 절연층을 형성하는 단계는 열 산화 공정을 포함하는
    방법.
  2. 제1항에 있어서,
    상기 트렌치(130)를 형성하는 단계는, 상기 에지 영역(120)에 인접하는 내부 영역(110)을 둘러싸도록 상기 트렌치를 형성하는 단계를 포함하는
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층(20)을 평탄화하는 단계는, 상기 반도체 바디(100)의 상기 제1 표면(101)의 위로부터 상기 절연층(20)을 적어도 부분적으로 제거하는 단계를 포함하는
    방법.
  4. 제3항에 있어서,
    상기 반도체 바디(100)의 상기 제1 표면(101)의 위로부터 상기 절연층(20)을 적어도 부분적으로 제거하는 단계는, 상기 반도체 바디(100)의 상기 제1 표면(101)의 위로부터 상기 절연층(20)을 완전히 제거하는 단계를 포함하는
    방법.
  5. 제3항 또는 제4항에 있어서,
    상기 반도체 바디(100)의 상기 제1 표면(101)의 위로부터 상기 절연층(20)을 적어도 부분적으로 제거하는 단계는, 연마 공정을 포함하는
    방법.
  6. 제3항 또는 제4항에 있어서,
    상기 반도체 바디(100)의 상기 제1 표면(101)의 위로부터 상기 절연층(20)을 적어도 부분적으로 제거하는 단계는,
    상기 반도체 바디(100)로부터 돌출되는 상기 절연층(20)의 잔류물(23)이 남도록 에칭 공정에 의해 상기 제1 표면(101)의 위로부터 상기 절연층(20)의 구역을 제거하는 단계와,
    연마 공정에 의해 상기 잔류물(23)을 적어도 부분적으로 제거하는 단계를 포함하는
    방법.
  7. 제6항에 있어서,
    상기 연마 공정 전에 상기 제1 표면(101)의 노출된 구역 상에 추가 산화물층(24) 및 질화물층(31) 중 적어도 하나를 형성하는 단계를 더 포함하되, 상기 추가 산화물층(24) 및 상기 질화물층(31) 중 상기 적어도 하나는 상기 연마 공정의 정지층으로서 작용하는
    방법.
  8. 제6항 또는 제7항에 있어서,
    상기 연마 공정은 상기 트렌치 절연층을 부분적으로 제거하는
    방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 절연층을 형성하기 전에, 각기 제1 도핑 유형의 도펀트 원자를 포함하는 복수의 제1 주입 영역(11')과, 각기 제2 도핑 유형의 도펀트 원자를 포함하는 복수의 제2 주입 영역(12')을 상기 반도체 바디에 형성하는 단계를 더 포함하는
    방법.
  10. 제9항에 있어서,
    상기 복수의 제1 주입 영역(11') 및 상기 복수의 제2 주입 영역(12')을 형성하는 단계는,
    복수의 에피텍셜층(1501-150N)을 겹쳐서 형성하는 단계와,
    상기 복수의 에피텍셜층(1501-150N)의 각기 다음 반도체층을 형성하기 전에 상기 복수의 에피텍셜층(1501-150N)의 적어도 몇몇에 복수의 트렌치를 형성하는 단계와,
    적어도 상기 복수의 트렌치의 제1 측벽 내로 제1 유형 도펀트 원자를 도입하고, 적어도 상기 복수의 트렌치의 제2 측벽 내로 제2 유형 도펀트 원자를 도입하는 단계를 포함하는
    방법.
  11. 제10항에 있어서,
    적어도 상기 복수의 트렌치의 상기 제1 측벽으로 상기 제1 유형 도펀트 원자를 도입하는 상기 단계는, 상기 복수의 트렌치의 상기 제1 측벽 및 상기 제2 측벽 둘 다에 상기 제1 유형 도펀트 원자를 도입하는 단계를 포함하고,
    적어도 상기 복수의 트렌치의 상기 제1 측벽으로 상기 제2 유형 도펀트 원자를 도입하는 상기 단계는, 상기 복수의 트렌치의 상기 제1 측벽 및 상기 제2 측벽 둘 다에 상기 제2 유형 도펀트 원자를 도입하는 단계를 포함하는
    방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 에지 영역(120)에 인접하는 내부 영역(110)에 복수의 트랜지스터 셀을 형성하는 단계를 더 포함하는
    방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 트렌치 절연층(21) 상에 전계 전극(51)을 형성하는 단계를 더 포함하는
    방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 표면(101)은 상기 열 산화 공정에서 전부 산화되는
    방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 열 산화 공정에 의해 형성된 열 산화물층(201)의 두께는 상기 트렌치(130)의 깊이의 0.2배와 1.3배 사이 또는 0.3배와 1.1배 사이인
    방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 트렌치(130)의 종횡비는 1 미만, 0.1 미만, 0.025 미만 또는 0.01 미만인
    방법.
  17. 반도체 바디(100)의 내부 영역(110) 내의 복수의 초접합 트랜지스터 셀(10)과,
    상기 반도체 바디(100)의 에지 영역(120)에 배열되고, 상기 반도체 바디(100)의 제1 표면(101)으로부터 상기 반도체 바디(100) 내로 상기 반도체 바디(100)의 수직 방향으로 연장되는 트렌치 절연층(21)을 포함하는
    트랜지스터 장치.
  18. 제17항에 있어서,
    상기 수직 방향에서 상기 트렌치 절연층(21)의 깊이는 0.1㎛보다 큰
    트랜지스터 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 트렌치 절연층(21)의 상부에 형성된 추가 절연층(81)을 더 포함하는
    트랜지스터 장치.
  20. 제17항에 있어서,
    상기 트렌치 절연층(21)의 표면(22)의 상부 또는 상기 추가 절연층(81)의 표면의 상부 중 하나에 전기 전도성 전계판(51)을 더 포함하되, 상기 전계판(51)이 상기 트랜지스터 장치의 소스 노드(S) 또는 게이트(G)에 연결되는
    트랜지스터 장치.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 트렌치 절연층(21)은 상기 내부 영역(110) 주위에 폐루프를 형성하는
    트랜지스터 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1161769A1 (en) * 1999-12-24 2001-12-12 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device comprising semiconductor elements formed in a top layer of a silicon wafer situated on a buried insulating layer
KR100413829B1 (ko) * 2001-03-23 2003-12-31 삼성전자주식회사 트렌치 격리 구조 및 그 형성 방법
EP1873837B1 (en) * 2006-06-28 2013-03-27 STMicroelectronics Srl Semiconductor power device having an edge-termination structure and manufacturing method thereof
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
US9425306B2 (en) * 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US8519476B2 (en) * 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
TWI455287B (zh) * 2010-11-04 2014-10-01 Sinopower Semiconductor Inc 功率半導體元件之終端結構及其製作方法
JP5671966B2 (ja) * 2010-11-17 2015-02-18 富士電機株式会社 半導体装置の製造方法および半導体装置
US20160372542A9 (en) * 2011-07-19 2016-12-22 Yeeheng Lee Termination of high voltage (hv) devices with new configurations and methods
JP5999748B2 (ja) * 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
CN103022088A (zh) * 2011-09-21 2013-04-03 株式会社东芝 具有沟道结构体的半导体装置及其制造方法
US20130087852A1 (en) * 2011-10-06 2013-04-11 Suku Kim Edge termination structure for power semiconductor devices
US20140097491A1 (en) * 2012-10-05 2014-04-10 Texas Instruments Incorporated Dielectrically Terminated Superjunction FET
US9899477B2 (en) * 2014-07-18 2018-02-20 Infineon Technologies Americas Corp. Edge termination structure having a termination charge region below a recessed field oxide region
US9698256B2 (en) 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
JP2016134546A (ja) * 2015-01-21 2016-07-25 トヨタ自動車株式会社 半導体装置と、その製造方法
DE102015120510A1 (de) * 2015-11-26 2017-06-01 Infineon Technologies Austria Ag Verfahren zum Herstellen von Superjunction-Halbleitervorrichtungen mit einer Superstruktur in Ausrichtung mit einer Grundlage
CN106935645B (zh) * 2015-12-30 2020-07-07 节能元件控股有限公司 具有底部栅极的金氧半场效晶体管功率元件
US9620585B1 (en) * 2016-07-08 2017-04-11 Semiconductor Components Industries, Llc Termination for a stacked-gate super-junction MOSFET
DE102017115412A1 (de) 2016-07-14 2018-01-18 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Supberjunctionbauelements
CN109564932B (zh) 2016-08-08 2021-11-05 三菱电机株式会社 半导体装置
DE102016120300A1 (de) 2016-10-25 2018-04-26 Infineon Technologies Austria Ag Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件

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