JP2016134546A - 半導体装置と、その製造方法 - Google Patents

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Abstract

【課題】絶縁材または半導体基板に熱応力によってクラックが発生することを抑制する技術を提供する。【解決手段】半導体装置は、半導体基板２と、半導体基板２の表面２１から裏面２２側に延びる終端トレンチ４０と、終端トレンチ４０の内部に充填された絶縁材４１を備えている。半導体基板２は、ｐ型のベース領域１２と、ベース領域１２の表面側に形成されているとともにベース領域１２より不純物濃度が高いｐ型の拡散領域１０を備えている。拡散領域１０の不純物濃度が高いために、終端トレンチ４０の両側面４３に露出した拡散領域１０の間に充填されている絶縁材４１の内部に空隙４２が形成され、熱応力が緩和される。【選択図】図２

Description

本明細書に開示する技術は、半導体装置と、その製造方法に関する。
特許文献１に開示された半導体装置は、半導体基板と、半導体基板の表面から裏面側に延びているトレンチと、トレンチの内部に充填されている絶縁材を備えている。
特開２００６−１２８５０７号公報
特許文献１の半導体装置では、動作中の温度変化によって、トレンチ内部に充填された絶縁材が半導体基板に対して相対的に膨張／収縮する。また、半導体装置を製造する際に実施する熱処理によって、トレンチ内部に充填された絶縁材が半導体基板に対して相対的に膨張／収縮する。トレンチ内部に充填された絶縁材が半導体基板に対して相対的に膨張／収縮すると、絶縁材と半導体基板に熱応力が作用し、絶縁材または半導体基板にクラックが発生することがある。本明細書は、絶縁材または半導体基板にクラックが発生することを抑制する技術を提供する。
本明細書に開示する半導体装置は、半導体基板と、半導体基板の表面から裏面側に延びているトレンチと、トレンチの内部に充填されている絶縁材を備えている。半導体基板は、裏面側から表面に向かって順に、ｎ型のドリフト領域と、ドリフト領域の表面側に形成されているｐ型のベース領域と、ベース領域の表面側に形成されているとともにベース領域より不純物濃度が高いｐ型の拡散領域を備えている。トレンチは、拡散領域とベース領域を貫通してドリフト領域に達している。トレンチの両側面に露出している拡散領域の間に充填されている絶縁材の内部に空隙が形成されている。上記半導体装置は、拡散領域の不純物濃度が高いと、拡散領域の間に充填される絶縁材の内部に空隙が形成されるという現象を利用して実現することができる。
上記構成を備えている半導体装置によると、半導体装置の動作中の温度変化によって、トレンチ内部に充填されている絶縁材が半導体基板に対して相対的に膨張／収縮したとしても、絶縁材の内部に形成されている空隙によって、絶縁材の相対的な膨張／収縮に起因して発生する熱応力を緩和することができる。これにより、絶縁材と半導体基板に作用する熱応力を緩和することができ、絶縁材または半導体基板にクラックが発生することを抑制できる。
本明細書は新規な製造方法をも開示する。本明細書に開示する半導体装置の製造方法は、半導体基板の表面に露出する範囲にｐ型の拡散領域を形成する拡散領域形成工程と、拡散領域が露出している半導体基板の表面から裏面側に延びるトレンチを形成するトレンチ形成工程と、トレンチの内部に絶縁材を充填する充填工程と、充填工程を実施した後の半導体基板を熱処理する熱処理工程を備えている。上記の拡散領域形成工程では、トレンチの両側面に露出する拡散領域の間に充填される絶縁材の内部に空隙が形成されるｐ型不純物濃度の拡散領域を形成する。すると充填工程と充填される絶縁材の内部に空隙が形成され、その空隙によって熱応力が緩和される。半導体装置の製造段階で、充填工程後の半導体基板に熱処理を加えた際に、その空隙によって熱応力が緩和され、絶縁材または半導体基板にクラックが発生することを抑制できる。
実施例の半導体装置の上面図である。 図１のII−II断面図である。 半導体装置の製造方法を説明する図である（１）。 半導体装置の製造方法を説明する図である（２）。 半導体装置の製造方法を説明する図である（３）。 半導体装置の製造方法を説明する図である（４）。 半導体装置の製造方法を説明する図である（５）。 半導体装置の製造方法を説明する図である（６）。 半導体装置の製造方法を説明する図（図８の要部IXの拡大図）である。 半導体装置の製造方法を説明する図である（７）。 半導体装置の製造方法を説明する図である（８）。 半導体装置の製造方法を説明する図である（９）。
図１及び図２に示すように、実施例に係る半導体装置１は、半導体基板２と、半導体基板２の表面２１の一部に形成された表面電極５と、表面２１の他の一部に形成された表面絶縁膜７と、裏面２２に形成された裏面電極６を備えている。
図１に示すように、半導体基板２は、上面視において矩形状に形成されている。半導体基板２は、炭化ケイ素（ＳｉＣ）により形成されている。半導体基板２には、素子領域３および周辺領域４が形成されている。素子領域３は、周辺領域４より内側に形成されている。素子領域３には半導体素子が形成されている。本実施例では、素子領域３に縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。周辺領域４は、素子領域３より外側に形成されている。周辺領域４には耐圧構造が形成されている。
図２に示すように、表面電極５は、半導体基板２の素子領域３の表面２１に形成されている。裏面電極６は、半導体基板２の素子領域３および周辺領域４の裏面２２に形成されている。表面電極５および裏面電極６は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。
表面絶縁膜７は、周辺領域４における半導体基板２の表面２１に形成されている。表面絶縁膜７は、周辺領域４の表面２１を覆っている。表面絶縁膜７は、例えば酸化シリコン（ＳｉＯ２）から形成されている。酸化シリコンが半導体基板２の周辺領域４の表面２１に堆積している。
半導体基板２には、複数のゲートトレンチ３０と複数の終端トレンチ４０が形成されている。ゲートトレンチ３０は素子領域３に形成されている。終端トレンチ４０は周辺領域４に形成されている。
また、半導体基板２には、裏面２２側から表面２１に向かって順に、ドレイン領域１３、ドリフト領域１５、ベース領域１２が形成されている。ドレイン領域１３とドリフト領域１５とベース領域１２は、素子領域３と周辺領域４に共通に形成されている。半導体基板２には、その他に、ソース領域１１、コンタクト領域１４、拡散領域１０、フローティング領域１７が形成されている。ソース領域１１とコンタクト領域１４は、素子領域３に形成されている。拡散領域１０は、周辺領域４に形成されている。フローティング領域１７は、素子領域３と周辺領域４にそれぞれ形成されている。
素子領域３では、半導体基板２の裏面２２から表面２１に向かって順に、ドレイン領域１３、ドリフト領域１５、ベース領域１２が形成され、ベース領域１２の表面側にソース領域１１又はコンタクト領域１４が形成されている。周辺領域４では、半導体基板２の裏面２２から表面２１に向かって順に、ドレイン領域１３、ドリフト領域１５、ベース領域１２、拡散領域１０が形成されている。
ゲートトレンチ３０は、半導体基板２の表面２１から裏面２２側に（ｚ方向）に延びている。ゲートトレンチ３０は、半導体基板２の表面２１からソース領域１１とベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。
ゲートトレンチ３０の内面にはゲート絶縁膜３１が形成されている。ゲート絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）から形成されている。ゲートトレンチ３０の内部にはゲート電極３２が配置されている。ゲート電極３２は、ゲート絶縁膜３１より内側に充填されている。ゲート電極３２は、ゲート絶縁膜３１により半導体基板２から絶縁されている。ゲート電極３２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極３２の上には層間絶縁膜３３が配置されている。層間絶縁膜３３により、ゲート電極３２と表面電極５が絶縁されている。
終端トレンチ４０は、半導体基板２の表面２１から裏面２２側（ｚ方向）に延びている。終端トレンチ４０は、半導体基板２の表面２１から拡散領域１０とベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。終端トレンチ４０とゲートトレンチ３０は同じ形状である。終端トレンチ４０は、ゲートトレンチ３０から離れた位置に形成されている。終端トレンチ４０の内部に絶縁材４１が充填されている。終端トレンチ４０には、絶縁材４１のみが充填されており、ゲート電極は充填されていない。
絶縁材４１には、酸化シリコン（ＳｉＯ２）を用いることができる。絶縁材４１は、表面絶縁膜７とゲート絶縁膜３１と同じ材料により形成されている。絶縁材４１は、表面絶縁膜７と一体になっている。絶縁材４１は、終端トレンチ４０の側面および底面に密着している。絶縁材４１は、終端トレンチ４０の底部から開口部まで充填されている。
ドレイン領域１３は、ｎ型の領域である。ドレイン領域１３は、不純物濃度が高い。ドレイン領域１３は、ドリフト領域１５の裏面側に形成されている。ドレイン領域１３は、半導体基板２の裏面２２に露出する範囲に形成されている。ドレイン領域１３は、裏面電極６にオーミック接触する。
ドリフト領域１５は、ｎ型の領域である。ドリフト領域１５は、ドレイン領域１３より不純物濃度が低い。ドリフト領域１５は、ドレイン領域１３の表面側に形成されている。ドリフト領域１５は、ベース領域１２とドレイン領域１３の間に形成されている。
ベース領域１２は、ｐ型の領域である。ベース領域１２は、不純物濃度が低い。ベース領域１２のｐ型不純物濃度は、１×１０１７［ｃｍ−３］以下である。ベース領域１２は、ドリフト領域１５の表面側であって、ゲート絶縁膜３１に接する範囲に形成されている。ベース領域１２は、ゲート電極３２に正電圧を印加すると、ゲート絶縁膜３１を介してゲート電極３２に対向する位置でｎ型に反転する。
ソース領域１１は、ｎ型の領域である。ソース領域１１は、不純物濃度が高い。ソース領域１１は、ベース領域１２の表面側であって、ゲート絶縁膜３１に接する範囲に形成されている。ソース領域１１は、半導体基板２の表面２１に露出する範囲に島状に形成されている。ソース領域１１は、表面電極５にオーミック接触する。
コンタクト領域１４は、ｐ型の領域である。コンタクト領域１４は、不純物濃度が高い。コンタクト領域１４は、ベース領域１２の表面側であって、隣接するソース領域１１の間の位置に形成されている。コンタクト領域１４のｐ型不純物濃度は、ベース領域１２のｐ型不純物濃度より高い。コンタクト領域１４は、ソース領域１１の横に形成されている。コンタクト領域１４は、半導体基板２の表面２１に露出する範囲に島状に形成されている。コンタクト領域１４は、表面電極５にオーミック接触する。
フローティング領域１７は、ｐ型の領域である。フローティング領域１７は、不純物濃度が高い。フローティング領域１７は、ゲートトレンチ３０の底部の周囲および終端トレンチ４０の底部の周囲に形成されている。フローティング領域１７は、ドリフト領域１５に囲まれている。フローティング領域１７は、ドリフト領域１５によってベース領域１２から分離されている。複数のフローティング領域１７は、ドリフト領域１５によって互いに分離されている。フローティング領域１７の電位は、フローティング状態になっている。
拡散領域１０は、ｐ型の領域である。拡散領域１０は、ｐ型不純物濃度が高い。拡散領域１０のｐ型不純物濃度は、１×１０１９［ｃｍ−３］以上である。拡散領域１０は、ベース領域１２の表面側に形成されている。拡散領域１０のｐ型不純物濃度は、ベース領域１２のｐ型不純物濃度より高い。拡散領域１０は、半導体基板２の表面２１に露出する範囲に形成されている。拡散領域１０の表面および側面は、絶縁材４１によって覆われている。拡散領域１０は、終端トレンチ４０の両側面４３に露出している。終端トレンチ４０の両側面４３に露出した拡散領域１０と拡散領域１０は、終端トレンチ４０の短手方向（ｙ方向）に向かい合っている。
終端トレンチ４０の両側面４３に露出した拡散領域１０の間に空隙４２が形成されている。空隙４２は、終端トレンチ４０に充填された絶縁材４１の内部に形成されている。空隙４２は、向かい合う拡散領域１０と拡散領域１０の間に充填された絶縁材４１の内部に形成されている。空隙４２は、半導体基板２の表面２１の近傍の位置に形成されている。空隙４２は、終端トレンチ４０の短手方向（ｙ方向）の中央部に形成されている。終端トレンチ４０の短手方向（ｙ方向）の空隙４２の幅は、終端トレンチ４０の深さ方向（ｚ方向）の空隙４２の幅より小さい。空隙４２の上端は、終端トレンチ４０の両側面４３に露出した拡散領域１０の間に位置している。空隙４２の下端は、終端トレンチ４０の両側面４３に露出したベース領域１２の間に位置している。空隙４２は、図２の紙面奥行方向（ｘ方向）に連続して延びている。拡散領域１０の不純物濃度が高いと、終端トレンチ４０に絶縁材４１を充填する際に、空隙４２が形成される。
上記の構成を備える半導体装置１を使用するときは、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧を印加する。また、ゲート電極３２にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加する。ゲート電極３２にオン電位を印加すると、ゲート絶縁膜３１に接する範囲のベース領域１２にチャネルが形成される。これにより、ＭＯＳＦＥＴがオンになる。そうすると、電子が、表面電極５から、ソース領域１１、ベース領域１２に形成されたチャネル、ドリフト領域１５、及び、ドレイン領域１３を介して、裏面電極６に流れる。よって、裏面電極６から表面電極５に電流が流れる。
上述の説明から明らかなように、上述の半導体装置では、終端トレンチ４０の両側面４３に露出した拡散領域１０の間に充填されている絶縁材４１の内部に空隙４２が形成されている。これにより、半導体装置１の動作中の温度変化により終端トレンチ４０内部に充填された絶縁材４１が半導体基板２に対して相対的に膨張／収縮したとしても、絶縁材４１の内部に形成された空隙４２により、絶縁材４１の相対的な膨張／収縮によって発生する熱応力を緩和することができる。これにより、絶縁材４１や半導体基板２に作用する応力を軽減することができ、絶縁材４１または半導体基板２にクラックが発生することを抑制できる。
次に半導体装置の製造方法について説明する。上記の半導体装置１を製造するときは、まず図３に示すように、ｎ型のＳｉＣ基板６５の上に、エピタキシャル成長によりｐ型の半導体層６２を形成する。これにより、ｎ型のＳｉＣ基板６５とｐ型の半導体層６２を備える半導体基板２が形成される。下層のＳｉＣ基板６５がｎ型のドリフト領域１５となり、上層の半導体層６２がｐ型のベース領域１２となる。ドリフト領域１５の表面側にベース領域１２が形成される。
次に図４に示すように、素子領域３の半導体基板２の表面２１にマスク５０を形成し、マスク５０から露出している半導体基板２の表面２１にｐ型の不純物を注入する。半導体基板２の周辺領域４にｐ型の不純物を注入する。ｐ型の不純物としては、例えばアルミニウム、ボロンが挙げられる。これにより、半導体基板２の表面２１に露出する範囲にｐ型の拡散領域１０を形成する（拡散領域形成工程）。ベース領域１２の表面側に拡散領域１０が形成される。拡散領域１０のｐ型不純物濃度は、ベース領域１２のｐ型不純物濃度より高い。拡散領域１０のｐ型不純物濃度は、後述の充填工程において向かい合う拡散領域１０の間の絶縁材４１の内部に空隙４２が形成される程度の濃度である。拡散領域１０を形成した後、マスク５０を除去する。
次に、図５に示すように、周辺領域４の半導体基板２の表面２１にマスク５１を形成し、マスク５１から露出している半導体基板２の表面２１にｎ型の不純物を注入する。半導体基板２の素子領域３にｎ型の不純物を注入する。ｎ型の不純物としては、例えばリンが挙げられる。これにより、ｎ型のソース領域１１が形成される。ベース領域１２の表面側にソース領域１１が形成される。ソース領域１１を形成した後、マスク５１を除去する。
次に、図６に示すように、半導体基板２の表面２１にマスク５２を形成し、マスク５２から露出している半導体基板２の表面２１をエッチングする。エッチングにより半導体基板２の表面２１を半導体基板２の深さ方向（ｚ方向）に掘り下げる。半導体基板２の素子領域３では、半導体基板２の表面２１からソース領域１１およびベース領域１２を貫通してドリフト領域１５に達する位置までエッチングする。半導体基板２の周辺領域４では、半導体基板２の表面２１から拡散領域１０およびベース領域１２を貫通してドリフト領域１５に達する位置までエッチングする。これにより、素子領域３において半導体基板２の表面２１から裏面２２側に延びるゲートトレンチ３０を形成する。また、周辺領域４において半導体基板２の表面２１から裏面２２側に延びる終端トレンチ４０を形成する（トレンチ形成工程）。終端トレンチ４０の両側面４３に拡散領域１０が露出する。
次に、図７に示すように、ゲートトレンチ３０の底部および終端トレンチ４０の底部にｐ型の不純物を注入する。ｐ型の不純物としては、例えばアルミニウム、ボロンが挙げられる。これにより、フローティング領域１７が形成される。ゲートトレンチ３０の底部の周囲および終端トレンチ４０の底部の周囲にフローティング領域１７が形成される。フローティング領域１７を形成した後、マスク５２を除去する。
次に、図８に示すように、ゲートトレンチ３０と終端トレンチ４０が形成された半導体基板２にＣＶＤ（Chemical Vapor Deposition）法により絶縁材を堆積させる。半導体基板２の表面２１、ゲートトレンチ３０の内面、および終端トレンチ４０の内面に絶縁材が堆積してゆく。これにより、ゲートトレンチ３０の内部と終端トレンチ４０の内部に絶縁材４１を充填する（充填工程）。また、半導体基板２の表面２１を表面絶縁膜７により覆う。
充填工程では、絶縁材４１が終端トレンチ４０の内部に堆積するときに、図９に示すように、絶縁材４１の内部に空隙４２が形成される。空隙４２は、終端トレンチ４０の両側面４３に露出した拡散領域１０の間に形成される。上記の拡散領域形成工程では、終端トレンチ４０の両側面４３に露出する拡散領域１０の間に充填される絶縁材４１の内部に空隙４２が形成されるｐ型不純物濃度の拡散領域１０を形成しておく。
次に、図１０に示すように、半導体基板２の素子領域３の表面２１に形成された絶縁材４１およびゲートトレンチ３０の内部に充填された絶縁材４１をエッチングする。エッチングにより不要な絶縁材４１を除去する。
次に、充填工程を実施した後の半導体基板２を熱処理する（熱処理工程）。図１１に示すように、熱処理により、ゲートトレンチ３０の内面が熱酸化されてゲート絶縁膜３１が形成される。熱処理工程では、絶縁材４１の内部に形成された空隙４２によって熱応力が緩和される。その後、ＣＶＤ法により、ゲートトレンチ３０の内部にゲート電極３２を形成する。
次に、図１２に示すように、半導体基板２の表面２１にマスク５３を形成し、マスク５３から露出している半導体基板２の表面２１にｐ型の不純物を注入する。半導体基板２の素子領域３にｐ型の不純物を注入する。ｐ型の不純物としては、例えばアルミニウム、ボロンが挙げられる。これにより、ｐ型のコンタクト領域１４が形成される。ベース領域１２の表面側にコンタクト領域１４が形成される。ソース領域１１の横にコンタクト領域１４が形成される。コンタクト領域１４を形成した後、マスク５３を除去する。
また、図１２に示すように、半導体基板２の裏面２２にｎ型の不純物を注入する。ｎ型の不純物としては、例えば、リンが挙げられる。これにより、ｎ型のドレイン領域１３が形成される。ドリフト領域１５の裏面側にドレイン領域１３が形成される。
続いて、ゲート電極３２の上に層間絶縁膜３３を形成する。また、半導体基板２の表面２１に表面電極５を形成し、半導体基板２の裏面２２に裏面電極６を形成する。以上により、図２に示す半導体装置１が製造される。
上述の製造方法によれば、充填工程を実施した後に熱処理工程を実施するときに、熱処理工程中の温度変化により終端トレンチ４０内部に充填された絶縁材４１が半導体基板２に対して相対的に膨張／収縮したとしても、絶縁材４１の内部に形成された空隙４２により、絶縁材４１の相対的な膨張／収縮によって発生する熱応力を緩和することができる。これにより、絶縁材４１または半導体基板２にクラックが発生することを抑制できる。
以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。例えば、上記実施例では、素子領域３に形成された半導体素子としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではない。他の実施例では、半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
半導体基板の表面に形成されている表面絶縁膜を更に備えており、表面絶縁膜が、絶縁材と一体になっていてもよい。これにより、表面絶縁膜にクラックが発生することを抑制できる。
１ ：半導体装置
２ ：半導体基板
３ ：素子領域
４ ：周辺領域
５ ：表面電極
６ ：裏面電極
７ ：絶縁膜
１０ ：拡散領域
１１ ：ソース領域
１２ ：ベース領域
１３ ：ドレイン領域
１４ ：コンタクト領域
１５ ：ドリフト領域
１７ ：フローティング領域
２１ ：表面
２２ ：裏面
３０ ：ゲートトレンチ
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：層間絶縁膜
４０ ：終端トレンチ
４１ ：絶縁材
４２ ：空隙
４３ ：側面
５０ ：マスク
５１ ：マスク
５２ ：マスク
５３ ：マスク
６２ ：半導体層
６５ ：ＳｉＣ基板

Claims (3)

  1. 半導体基板と、
    前記半導体基板の表面から裏面側に延びているトレンチと、
    前記トレンチの内部に充填されている絶縁材を備えており、
    前記半導体基板は、裏面側から表面に向かって順に、ｎ型のドリフト領域と、前記ドリフト領域の表面側に形成されているｐ型のベース領域と、前記ベース領域の表面側に形成されているとともに前記ベース領域より不純物濃度が高いｐ型の拡散領域を備えており、
    前記トレンチは、前記拡散領域と前記ベース領域を貫通して前記ドリフト領域に達しており、
    前記トレンチの両側面に露出している前記拡散領域の間に充填されている前記絶縁材の内部に空隙が形成されている半導体装置。
  2. 前記半導体基板の表面に形成されている表面絶縁膜を更に備えており、
    前記表面絶縁膜が、前記絶縁材と一体になっている請求項１に記載の半導体装置。
  3. 半導体基板の表面に露出する範囲にｐ型の拡散領域を形成する拡散領域形成工程と、
    前記拡散領域が露出している前記半導体基板の表面から裏面側に延びるトレンチを形成するトレンチ形成工程と、
    前記トレンチの内部に絶縁材を充填する充填工程と、
    前記充填工程を実施した後の前記半導体基板を熱処理する熱処理工程を備えており、
    前記拡散領域形成工程で、前記トレンチの両側面に露出する前記拡散領域の間に充填される前記絶縁材の内部に空隙が形成されるｐ型不純物濃度の拡散領域を形成し、
    前記熱処理工程で、前記空隙によって熱応力が緩和される、半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071387A (ja) * 2017-10-11 2019-05-09 トヨタ自動車株式会社 半導体装置
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
JP2021034485A (ja) * 2019-08-21 2021-03-01 株式会社デンソー 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192775A (zh) * 2018-10-19 2019-01-11 珠海格力电器股份有限公司 一种igbt及其生长方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008159863A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010516058A (ja) * 2007-01-09 2010-05-13 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02119238A (ja) * 1988-10-28 1990-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008159863A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010516058A (ja) * 2007-01-09 2010-05-13 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071387A (ja) * 2017-10-11 2019-05-09 トヨタ自動車株式会社 半導体装置
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
JP2021034485A (ja) * 2019-08-21 2021-03-01 株式会社デンソー 半導体装置
JP7287181B2 (ja) 2019-08-21 2023-06-06 株式会社デンソー 半導体装置

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