JPH02119238A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02119238A JPH02119238A JP27343188A JP27343188A JPH02119238A JP H02119238 A JPH02119238 A JP H02119238A JP 27343188 A JP27343188 A JP 27343188A JP 27343188 A JP27343188 A JP 27343188A JP H02119238 A JPH02119238 A JP H02119238A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000013078 crystal Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000238557 Decapoda Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
半導体装置特に溝の中の空洞を用いた素子分離構造を有
する半導体装置およびその半導体装置の製造方法に関す
るものである。
する半導体装置およびその半導体装置の製造方法に関す
るものである。
従来の技術
半導体装置の高集積化、高速化を実現するためには素子
分離領域の幅を狭く形成する必要がある。上記の問題を
解決し得る方法として半導体基板上に溝形成し該溝内を
絶縁物等で埋め込んで素子分離を行う溝を用いた素子分
離法が発表されている。例えば上記溝分離構造を形成す
る方法として第６図（ａ）に示すようにｐ形半導体基板
１の表面に５００Ａ程度の熱酸化膜２および３０００Ａ
程度の多結晶シリコン膜３を順次形成した後フォトリソ
グラフィにより溝形成予定領域以外を覆うレジスト４を
形成する。次に第６図（ｂ）に示すようにレジスト４を
マスクとして多結晶シリコン膜３および熱酸化膜２をエ
ツチングしさらに半導体基板１を深さ３μｍ程度エツチ
ングして素子分離用の溝５を形成する。その後レジスト
４を除去して溝５を熱酸化する。次に第６図（ｅ）に示
すように溝５内および半導体基板ｌの表面上にＨＴＯＴ
ｌＯ２積する。その後３０分間９００℃でＨＴＯＴｌＯ
２処理を行う。第６図（ｄ）に示すようにＨＴＯＴｌＯ
２結晶シリコン膜３が露出するまでエツチングする。そ
の後半導体基板１に残存する多結晶シリコン膜３および
熱酸化膜２を除去すると第６図（ｅ）に示す素子分離構
造が得られる。
分離領域の幅を狭く形成する必要がある。上記の問題を
解決し得る方法として半導体基板上に溝形成し該溝内を
絶縁物等で埋め込んで素子分離を行う溝を用いた素子分
離法が発表されている。例えば上記溝分離構造を形成す
る方法として第６図（ａ）に示すようにｐ形半導体基板
１の表面に５００Ａ程度の熱酸化膜２および３０００Ａ
程度の多結晶シリコン膜３を順次形成した後フォトリソ
グラフィにより溝形成予定領域以外を覆うレジスト４を
形成する。次に第６図（ｂ）に示すようにレジスト４を
マスクとして多結晶シリコン膜３および熱酸化膜２をエ
ツチングしさらに半導体基板１を深さ３μｍ程度エツチ
ングして素子分離用の溝５を形成する。その後レジスト
４を除去して溝５を熱酸化する。次に第６図（ｅ）に示
すように溝５内および半導体基板ｌの表面上にＨＴＯＴ
ｌＯ２積する。その後３０分間９００℃でＨＴＯＴｌＯ
２処理を行う。第６図（ｄ）に示すようにＨＴＯＴｌＯ
２結晶シリコン膜３が露出するまでエツチングする。そ
の後半導体基板１に残存する多結晶シリコン膜３および
熱酸化膜２を除去すると第６図（ｅ）に示す素子分離構
造が得られる。
発明が解決しようとする課題
上記従来技術を半導体装置に適用すると第６図（Ｃ）に
示すようにＨＴＯＴｌＯ２処理を３０分間９００℃で行
うと半導体基板１とＨＴＯＴｌＯ２熱膨張係数が約１桁
違うので半導体基板１にストレスを加えることになり半
導体基板中に結晶欠陥を引き起こす。また半導体装置が
高集積化すると高速化を阻害する要因として配線遅延を
無視できなくなる。そのためにはフィールド領域のＨＴ
ＯＴｌＯ２くして寄生容量を少な（する必要がある。
示すようにＨＴＯＴｌＯ２処理を３０分間９００℃で行
うと半導体基板１とＨＴＯＴｌＯ２熱膨張係数が約１桁
違うので半導体基板１にストレスを加えることになり半
導体基板中に結晶欠陥を引き起こす。また半導体装置が
高集積化すると高速化を阻害する要因として配線遅延を
無視できなくなる。そのためにはフィールド領域のＨＴ
ＯＴｌＯ２くして寄生容量を少な（する必要がある。
しかしＨＴＯＴｌＯ２くするには限界がある。
課題を解決するための手段
本発明は半導体基板の溝内に空洞を設けることにより素
子分離を行う溝分離構造を用いることにある。
子分離を行う溝分離構造を用いることにある。
作 用
本発明においてはＨＴＯ膜を埋め込んで素子分離を行う
溝分離構造の代わりに溝内に空洞を設けることにより素
子分離を行う溝分離構造を用いるため、ＨＴＯ膜の熱処
理時に起こる半導体基板への結晶欠陥をほとんど無くす
ことができる。また空洞の比誘電率がほぼ１に等しいた
め配線遅延はかなり小さい。そのためＨＴＯ膜を厚くす
る必要がなくなる。
溝分離構造の代わりに溝内に空洞を設けることにより素
子分離を行う溝分離構造を用いるため、ＨＴＯ膜の熱処
理時に起こる半導体基板への結晶欠陥をほとんど無くす
ことができる。また空洞の比誘電率がほぼ１に等しいた
め配線遅延はかなり小さい。そのためＨＴＯ膜を厚くす
る必要がなくなる。
実施例
（実施例１）
本発明の実施例１を第１図（ａ）〜（Ｗを用いて以下に
説明する。第１図（ａ）に示すようにｐ形半導体基板１
００の表面上に５００Ａ程度の熱酸化膜１１０および１
０００Ａ程度の多結晶シリコン膜１２０および３０００
Ａ程度のＣＶＤ酸化膜１３０を順次形成した後フォトリ
ソグラフィにより溝形成予定領域以外を覆うレジスト１
４０を形成する。
説明する。第１図（ａ）に示すようにｐ形半導体基板１
００の表面上に５００Ａ程度の熱酸化膜１１０および１
０００Ａ程度の多結晶シリコン膜１２０および３０００
Ａ程度のＣＶＤ酸化膜１３０を順次形成した後フォトリ
ソグラフィにより溝形成予定領域以外を覆うレジスト１
４０を形成する。
第１図（ｂ）に示すようにレジスト１４０をマスクとし
てＣＶＤ酸化膜１３０および多結晶シリコン膜および熱
酸化膜１１０をエツチングし、さらに半導体基板１００
を深さ０．２μｍ程度エツチングして浅い溝１５０を形
成する。次に第１図（Ｃ）に示すように浅い溝１５０内
および半導体基板１００の表面上にＣＶＤ酸化膜１６０
を堆積する。第１図（ｄ）に示すようにＣＶＤ酸化膜１
６０をバックエッチすることにより浅い溝１５０の側面
にＣＶＤ酸化膜１６０を残存させる。この時、半導体基
板１００の一部分が露出するまでＣＶＤ酸化膜１６０を
バックエッチする必要がある。次に第１図（ｅ）に示す
ように浅い溝１５０の側面に残存させたＣＶＤ酸化膜１
６０の開口部を通して半導体基板１００を等方性エツチ
ングし、深さ３μｍ程度の素子分離用の溝を形成する。
てＣＶＤ酸化膜１３０および多結晶シリコン膜および熱
酸化膜１１０をエツチングし、さらに半導体基板１００
を深さ０．２μｍ程度エツチングして浅い溝１５０を形
成する。次に第１図（Ｃ）に示すように浅い溝１５０内
および半導体基板１００の表面上にＣＶＤ酸化膜１６０
を堆積する。第１図（ｄ）に示すようにＣＶＤ酸化膜１
６０をバックエッチすることにより浅い溝１５０の側面
にＣＶＤ酸化膜１６０を残存させる。この時、半導体基
板１００の一部分が露出するまでＣＶＤ酸化膜１６０を
バックエッチする必要がある。次に第１図（ｅ）に示す
ように浅い溝１５０の側面に残存させたＣＶＤ酸化膜１
６０の開口部を通して半導体基板１００を等方性エツチ
ングし、深さ３μｍ程度の素子分離用の溝を形成する。
その後湾に１０００Ａ程度の熱酸化膜１８０を形成する
。次に第１図（ｆ）に示すように半導体基板１００全面
にＣＶＤ酸化膜１９０を堆積する。この時、浅い溝１５
０の側面に残存させたＣＶＤ酸化膜１６０はテーパが付
いているため空洞１７０が形成される。次に３０分間９
００℃の熱処理を施す。第１図（ｇ）に示すように多結
晶シリコン膜１２０が露出するまでＣＶＤ酸化膜１９０
をバックエッチする。次に多結晶シリコン膜１２０およ
び熱酸化膜１１０をそれぞれ除去すると第１図（ｈ）に
示す溝内に空洞１７０を設けた素子分離構造が得られる
。
。次に第１図（ｆ）に示すように半導体基板１００全面
にＣＶＤ酸化膜１９０を堆積する。この時、浅い溝１５
０の側面に残存させたＣＶＤ酸化膜１６０はテーパが付
いているため空洞１７０が形成される。次に３０分間９
００℃の熱処理を施す。第１図（ｇ）に示すように多結
晶シリコン膜１２０が露出するまでＣＶＤ酸化膜１９０
をバックエッチする。次に多結晶シリコン膜１２０およ
び熱酸化膜１１０をそれぞれ除去すると第１図（ｈ）に
示す溝内に空洞１７０を設けた素子分離構造が得られる
。
（実施例２）
本発明の実施例２を第２図（ａ）〜（ｉ）を用いて以下
に説明する。第２図（ａ）に示すようにｐ形半導体基板
２００の表面上に２００ＯＡ程度の窒化膜２１０を形成
した後フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト２２０を形成する。
に説明する。第２図（ａ）に示すようにｐ形半導体基板
２００の表面上に２００ＯＡ程度の窒化膜２１０を形成
した後フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト２２０を形成する。
第２図（ｂ）に示すようにレジスト２２０をマスクとし
て窒化膜２１０をエツチングし、さらに半導体基板２０
０を深さ３μｍ程度エツチングして深い溝２３０を形成
する。次に第２図（Ｃ）に示すように深い溝２３０に１
０００Ａ程度の熱酸化ＩＩＩ ２４０を形成する。その
後レジスト２５０を平坦化コートする。次に第２図（ｄ
）に示すようにレジスト２５０をバックエッチする。こ
の時、深い溝２３０の深さ方向に熱酸化膜２４０が２０
００Ａ程度露出しなければならない。ウェットエッチで
露出した熱酸化膜２４０を除去し、さらにレジスト２５
０を除去すると第２図（ｅ）に示すように深い溝２３０
の上側面を除いた溝側面に熱酸化膜２４０を残存する形
になる。次に半導体基板２００が露出した箇所に選択エ
ビ成長を用いて深い溝２３０が塞がらない程度に単結晶
半導体膜２６０を成長させると第２図（ｆ）に示すよう
になる。次に第２図（ｇ）に示すように単結晶半導体膜
２６０を酸化して熱酸化膜２７０に変え、半導体基板２
００全面にＣＶＤ酸化膜２８０を堆積する。次に３０分
間９００℃の熱処理を施す。さらにレジスト２９０を平
坦化コートする。この時、深い溝２３０の内部に空洞２
９５が形成される。次に第２図（階に示すようにレジス
ト２９０とＣＶＤ酸化膜２８０を窒化膜２１０が露出す
るまで等速でバックエッチする。次に窒化膜２１０を除
去すると第２図（ｉ）に示す溝内に空洞２９５を設けた
素子分離構造が得られる。
て窒化膜２１０をエツチングし、さらに半導体基板２０
０を深さ３μｍ程度エツチングして深い溝２３０を形成
する。次に第２図（Ｃ）に示すように深い溝２３０に１
０００Ａ程度の熱酸化ＩＩＩ ２４０を形成する。その
後レジスト２５０を平坦化コートする。次に第２図（ｄ
）に示すようにレジスト２５０をバックエッチする。こ
の時、深い溝２３０の深さ方向に熱酸化膜２４０が２０
００Ａ程度露出しなければならない。ウェットエッチで
露出した熱酸化膜２４０を除去し、さらにレジスト２５
０を除去すると第２図（ｅ）に示すように深い溝２３０
の上側面を除いた溝側面に熱酸化膜２４０を残存する形
になる。次に半導体基板２００が露出した箇所に選択エ
ビ成長を用いて深い溝２３０が塞がらない程度に単結晶
半導体膜２６０を成長させると第２図（ｆ）に示すよう
になる。次に第２図（ｇ）に示すように単結晶半導体膜
２６０を酸化して熱酸化膜２７０に変え、半導体基板２
００全面にＣＶＤ酸化膜２８０を堆積する。次に３０分
間９００℃の熱処理を施す。さらにレジスト２９０を平
坦化コートする。この時、深い溝２３０の内部に空洞２
９５が形成される。次に第２図（階に示すようにレジス
ト２９０とＣＶＤ酸化膜２８０を窒化膜２１０が露出す
るまで等速でバックエッチする。次に窒化膜２１０を除
去すると第２図（ｉ）に示す溝内に空洞２９５を設けた
素子分離構造が得られる。
（実施例３）
本発明の実施例３を第３図（ａ）〜（１１）を用いて以
下に説明する。第３図（ａ）に示すようにｐ形半導体基
板３０００表面上に２００ＯＡ程度の窒化膜３１０を形
成した後フォトリソグラフィにより溝形成予定領域以外
を覆うレジスト３２０を形成する。
下に説明する。第３図（ａ）に示すようにｐ形半導体基
板３０００表面上に２００ＯＡ程度の窒化膜３１０を形
成した後フォトリソグラフィにより溝形成予定領域以外
を覆うレジスト３２０を形成する。
第３図（ｂ）に示すようにレジスト３２０をマスクとし
て窒化膜３１０をエツチングし、さらに半導体基板３０
０を深さ３μｍ程度にエツチングして深い溝３３０を形
成する。次に第３図（Ｃ）に示すように深い溝３３０に
１００ＯＡ程度の熱酸化膜３４０を形成する。その後レ
ジスト３５０を平坦化コートする。次に第３図（ｄ）に
示すようにレジスト３５０をバックエッチする。この時
、深い溝３３０の深さ方向に熱酸化膜３４０が２０００
Ａ程度露出しなければならない。ウェットエッチで露出
した熱酸化膜３４０を除去し、さらにレジスト３５０を
除去すると第３図（ｅ）に示すように深い溝３３０の上
側面を除いた溝側面に熱酸化膜３４０を残存する形にな
る。次に半導体基板３００が露出した箇所に選択エビ成
長を用いて単結晶半導体膜３６０を成長させて深い溝３
３０を完全に塞いでしまう。この時、深い溝３３０の内
部に空洞３７０が形成される。すると第３図（ｆ）に示
すようになる。次に第３図（ｇ）に示すように単結晶半
導体膜３６０を酸化して熱酸化膜３８０に変える。次に
窒化膜３１０を除去すると第３図（ｈ）に示す溝内に空
洞３７０を設けた素子分離構造が得られる。
て窒化膜３１０をエツチングし、さらに半導体基板３０
０を深さ３μｍ程度にエツチングして深い溝３３０を形
成する。次に第３図（Ｃ）に示すように深い溝３３０に
１００ＯＡ程度の熱酸化膜３４０を形成する。その後レ
ジスト３５０を平坦化コートする。次に第３図（ｄ）に
示すようにレジスト３５０をバックエッチする。この時
、深い溝３３０の深さ方向に熱酸化膜３４０が２０００
Ａ程度露出しなければならない。ウェットエッチで露出
した熱酸化膜３４０を除去し、さらにレジスト３５０を
除去すると第３図（ｅ）に示すように深い溝３３０の上
側面を除いた溝側面に熱酸化膜３４０を残存する形にな
る。次に半導体基板３００が露出した箇所に選択エビ成
長を用いて単結晶半導体膜３６０を成長させて深い溝３
３０を完全に塞いでしまう。この時、深い溝３３０の内
部に空洞３７０が形成される。すると第３図（ｆ）に示
すようになる。次に第３図（ｇ）に示すように単結晶半
導体膜３６０を酸化して熱酸化膜３８０に変える。次に
窒化膜３１０を除去すると第３図（ｈ）に示す溝内に空
洞３７０を設けた素子分離構造が得られる。
（実施例４）
本発明の実施例４を第４図（ａ）〜（ｇ）を用いて以下
に説明する。第４図（ａ）に示すようにｐ形半導体基板
４００の表面上に２００ＯＡ程度の窒化膜４１Ｏを形成
した後フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト４２０を形成する。
に説明する。第４図（ａ）に示すようにｐ形半導体基板
４００の表面上に２００ＯＡ程度の窒化膜４１Ｏを形成
した後フォトリソグラフィにより溝形成予定領域以外を
覆うレジスト４２０を形成する。
第４図（ｂ）に示すようにレジスト４２０をマスクとし
て窒化膜４１０をエツチングし、さらに半導体基板４０
０を深さ３μｍ程度エツチングして深い溝４３０を形成
する。次に第４図（Ｃ）に示すように深い溝４３０に１
００ＯＡ程度の熱酸化膜４４０を形成する。次に第４図
（ｄ）に示すようにＲＩＥを用いて熱酸化膜４４０をエ
ツチングする。この時、深い溝４３０の深さ方向に熱酸
化膜４４０が２０００Ａ程度露出しなければならない。
て窒化膜４１０をエツチングし、さらに半導体基板４０
０を深さ３μｍ程度エツチングして深い溝４３０を形成
する。次に第４図（Ｃ）に示すように深い溝４３０に１
００ＯＡ程度の熱酸化膜４４０を形成する。次に第４図
（ｄ）に示すようにＲＩＥを用いて熱酸化膜４４０をエ
ツチングする。この時、深い溝４３０の深さ方向に熱酸
化膜４４０が２０００Ａ程度露出しなければならない。
次に半導体基板４００が露出した箇所に選択エビ成長を
用いて単結晶半導体膜４５０を成長させて保い溝４３０
を完全に塞いでしまう。この時、深い溝４３０の内部に
空洞４６０が形成される。すると第４図（ｅ）に示すよ
うになる。次に第４図（ｆ）に示すように単結晶半導体
膜４５０を酸化して熱酸化膜４７０に変える。次に窒化
膜４１０を除去すると第４図（ｇ）に示す溝内に空洞４
６０を設けた素子分離構造が得られる。
用いて単結晶半導体膜４５０を成長させて保い溝４３０
を完全に塞いでしまう。この時、深い溝４３０の内部に
空洞４６０が形成される。すると第４図（ｅ）に示すよ
うになる。次に第４図（ｆ）に示すように単結晶半導体
膜４５０を酸化して熱酸化膜４７０に変える。次に窒化
膜４１０を除去すると第４図（ｇ）に示す溝内に空洞４
６０を設けた素子分離構造が得られる。
（実施例５）
本発明の実施例５を第５図（ａ）〜（ｉ）を用いて以下
に説明する。第５図（ａ）に示すようにｎ形半導体基板
５００の表面上に２０００Ａ程度の熱酸化膜５１０を形
成した後フォトリソグラフィにより溝幅の異なる溝形成
予定領域以外を覆うレジスト５２０を形成する。第５図
（ｂ）に示すようにレジスト５２０をマスクとして窒化
膜５１０をエツチングし、溝形成予定領域にｎ＋拡散領
域を形成する。
に説明する。第５図（ａ）に示すようにｎ形半導体基板
５００の表面上に２０００Ａ程度の熱酸化膜５１０を形
成した後フォトリソグラフィにより溝幅の異なる溝形成
予定領域以外を覆うレジスト５２０を形成する。第５図
（ｂ）に示すようにレジスト５２０をマスクとして窒化
膜５１０をエツチングし、溝形成予定領域にｎ＋拡散領
域を形成する。
次に第５図（Ｃ）に示すようにレジスト５２０および熱
酸化膜５１０を順次除去する。半導体基板５００全面に
エビ成長により０．３μｍ程度のｎ形単結晶半導体ｍ５
４０を成長させ、さらに２０００Ａ程度のＣＶＤ酸化膜
５５０を形成した後、フォトリソグラフィにより開口寸
法が一定（およそ１μｍ）で溝形成予定領域の中央部以
外を覆うレジスト５６０を形成する。第５図（ｄ）に示
すようにレジスト５６０をマスクとしてＣＶＤ酸化膜５
５０およびｎ形単結晶半導体膜５４０を順次エツチング
し、さらに半導体基板５００の表面上にＣＶＤ酸化膜５
７０を堆積する。次に第５図（ｅ）に示すようにＣＶＤ
酸化膜５７０をバックエッチすることによりＣＶＤ酸化
膜５５０および単結晶半導体膜５４０の側面にＣＶＤ酸
化膜５７０を残存させる。この時、半導体基板５００の
一部分が露出するまでＣＶＤ酸化膜５７０をバックエッ
チする必要がある。側面に残存させたＣＶＤ酸化膜５７
０の開口部を通して、半導体基板５００をウェットエッ
チを用いて等方性エツチングする。この時、ｎ＋拡散領
域５３０はｎ形半導体基板５００およびｎ形単結晶半導
体膜５４０より１０倍程度エツチング速度が速いので、
ｎ＋拡散領域５３０がほとんどそのまま素子分離用の溝
になる。その抜溝に１０００Ａ程度の熱酸化膜５９０を
形成する。
酸化膜５１０を順次除去する。半導体基板５００全面に
エビ成長により０．３μｍ程度のｎ形単結晶半導体ｍ５
４０を成長させ、さらに２０００Ａ程度のＣＶＤ酸化膜
５５０を形成した後、フォトリソグラフィにより開口寸
法が一定（およそ１μｍ）で溝形成予定領域の中央部以
外を覆うレジスト５６０を形成する。第５図（ｄ）に示
すようにレジスト５６０をマスクとしてＣＶＤ酸化膜５
５０およびｎ形単結晶半導体膜５４０を順次エツチング
し、さらに半導体基板５００の表面上にＣＶＤ酸化膜５
７０を堆積する。次に第５図（ｅ）に示すようにＣＶＤ
酸化膜５７０をバックエッチすることによりＣＶＤ酸化
膜５５０および単結晶半導体膜５４０の側面にＣＶＤ酸
化膜５７０を残存させる。この時、半導体基板５００の
一部分が露出するまでＣＶＤ酸化膜５７０をバックエッ
チする必要がある。側面に残存させたＣＶＤ酸化膜５７
０の開口部を通して、半導体基板５００をウェットエッ
チを用いて等方性エツチングする。この時、ｎ＋拡散領
域５３０はｎ形半導体基板５００およびｎ形単結晶半導
体膜５４０より１０倍程度エツチング速度が速いので、
ｎ＋拡散領域５３０がほとんどそのまま素子分離用の溝
になる。その抜溝に１０００Ａ程度の熱酸化膜５９０を
形成する。
次に第５図（ｇ）に示すように半導体基板５００全面に
ＣＶＤ酸化膜５９５を堆積する。この時、残存させたＣ
ＶＤ酸化膜５７０はテーパがついているため空洞５９７
が形成される。次に３０分間９００℃の熱処理を施す。
ＣＶＤ酸化膜５９５を堆積する。この時、残存させたＣ
ＶＤ酸化膜５７０はテーパがついているため空洞５９７
が形成される。次に３０分間９００℃の熱処理を施す。
第５図（〜に示すようにＣｖＤ酸化１１１５５０の残膜
が１５００Ａ程度になるまでＣＶＤ酸化膜５９５をバッ
クエッチする。次にＣＶＤ酸化膜５５０を除去すると第
５図（ｉ）に示す溝内に空洞５９７を設けた素子分離構
造が得られる。
が１５００Ａ程度になるまでＣＶＤ酸化膜５９５をバッ
クエッチする。次にＣＶＤ酸化膜５５０を除去すると第
５図（ｉ）に示す溝内に空洞５９７を設けた素子分離構
造が得られる。
発明の効果
以上に述べた本発明によると、ＨＴＯ膜を埋め込んで素
子分離を行う溝分離構造の代わりに溝内に空洞を設ける
ことにより素子分離を行う溝分離構造を用いるため、Ｈ
ＴＯ膜の熱処理時に起こる半導体基板への結晶欠陥をほ
とんど無（すことができる。その結果リー／゛電流は減
少する。また空洞の比誘電率がほぼ１に等しいため配線
遅延はかなり小さい。その結果半導体集積回路の高速化
を促進する。以上のように本発明はリーク電流の大幅な
減少および半導体集積回路の高速化を促進するため、溝
内に空洞を設けた素子分離を有する半導体装置およびそ
の製造方法は超ＬＳＩのプロセスに適用すると、有効な
効果が得られる。
子分離を行う溝分離構造の代わりに溝内に空洞を設ける
ことにより素子分離を行う溝分離構造を用いるため、Ｈ
ＴＯ膜の熱処理時に起こる半導体基板への結晶欠陥をほ
とんど無（すことができる。その結果リー／゛電流は減
少する。また空洞の比誘電率がほぼ１に等しいため配線
遅延はかなり小さい。その結果半導体集積回路の高速化
を促進する。以上のように本発明はリーク電流の大幅な
減少および半導体集積回路の高速化を促進するため、溝
内に空洞を設けた素子分離を有する半導体装置およびそ
の製造方法は超ＬＳＩのプロセスに適用すると、有効な
効果が得られる。
第１図〜第５図は本発明を用いた溝内に空洞を設けた分
離構造の形成の実施例を示す製造工程断面図、第６図は
従来技術を用いた溝を用いる分離構造の形成の製造工程
断面図である。 １００・・・・・・ｐ形半導体基板、１１０，１８０・
・・・・・熱酸化膜、１２０・・・・・・多結晶シリコ
ン膜、１３０．１６０．１９０−−−−・・ＣＶＤ酸化
膜、１４０ ・・・・・・レジスト、１５０・・・・・
・浅い溝、１７０・・・・・・空洞。 代理人の氏名 弁理士 粟野重孝 ほか１２第 図 １６θ ｚｚθ、ｚＳθ、２りθ−一一シヅヌト第 図 ３θｏ−−−Ｐ＠伺−１級 ＱＵ 第 図 ｔｅ） 恢 第 図 第 図 区 ｑフ 塚 第 図 １７６一
離構造の形成の実施例を示す製造工程断面図、第６図は
従来技術を用いた溝を用いる分離構造の形成の製造工程
断面図である。 １００・・・・・・ｐ形半導体基板、１１０，１８０・
・・・・・熱酸化膜、１２０・・・・・・多結晶シリコ
ン膜、１３０．１６０．１９０−−−−・・ＣＶＤ酸化
膜、１４０ ・・・・・・レジスト、１５０・・・・・
・浅い溝、１７０・・・・・・空洞。 代理人の氏名 弁理士 粟野重孝 ほか１２第 図 １６θ ｚｚθ、ｚＳθ、２りθ−一一シヅヌト第 図 ３θｏ−−−Ｐ＠伺−１級 ＱＵ 第 図 ｔｅ） 恢 第 図 第 図 区 ｑフ 塚 第 図 １７６一
Claims (5)
- （１）半導体基板の素子分離領域に溝を有し、溝の中に
空洞を設けた構造により素子分離を行うことを特徴とす
る半導体装置。 - （２）半導体基板に浅い溝を形成する工程と前記溝の側
面に第１の絶縁膜を形成する工程と前記第１の絶縁膜の
開口部を通して前記半導体基板に深い溝を形成する工程
と前記半導体基板全面に第２の絶縁膜を形成する工程と
前記第２の絶縁膜をバックエッチすることにより前記半
導体装置の溝内に空洞を設け、前記空洞の上表面に絶縁
膜を形成することを特徴とする半導体装置の製造方法。 - （３）半導体基板に深い溝を形成する工程と前記溝の上
側面を除いた溝側面に第１の絶縁膜を形成する工程と前
記溝の上側面に半導体膜の選択成長を前記溝が塞がらな
い程度に行う工程と前記半導体膜を酸化する工程と前記
半導体基板全面に第２の絶縁膜を形成する工程と前記第
２の絶縁膜をバックエッチすることにより前記半導体装
置の溝内に空洞を設け、前記空洞の上表面に絶縁膜を形
成することを特徴とする半導体装置の製造方法。 - （４）半導体基板に深い溝を形成する工程と前記溝の上
側面を除いた溝側面に第１の絶縁膜を形成する工程と前
記溝の上側面に半導体膜の選択成長を行い前記溝を塞ぐ
工程と前記半導体膜を酸化することにより前記半導体装
置の溝内に空洞を設け、前記空洞の上表面に絶縁膜を形
成することを特徴とする半導体装置の製造方法。 - （５）半導体基板の素子分離溝形成予定領域に高濃度の
拡散を行う工程と前記半導体基板全面に単結晶半導体膜
および第１の絶縁膜を形成する工程と前記素子分離溝形
成予定領域の一部において前記第１の絶縁膜および前記
単結晶半導体膜をエッチングする工程と前記第１の絶縁
膜および前記単結晶半導体膜の開口部の側面に前記第２
の絶縁膜を形成する工程と前記第２の絶縁膜の開口部を
通して前記半導体基板の高濃度拡散領域をエッチングし
溝を形成する工程と前記溝内部を酸化する工程と前記半
導体基板全面に第３の絶縁膜を形成する工程と前記第３
の絶縁膜をバックエッチすることにより前記半導体装置
の溝内に空洞を設け前記空洞の上表面に絶縁膜を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27343188A JPH02119238A (ja) | 1988-10-28 | 1988-10-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27343188A JPH02119238A (ja) | 1988-10-28 | 1988-10-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119238A true JPH02119238A (ja) | 1990-05-07 |
Family
ID=17527809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27343188A Pending JPH02119238A (ja) | 1988-10-28 | 1988-10-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119238A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| KR100234408B1 (ko) * | 1997-02-17 | 1999-12-15 | 윤종용 | 반도체장치의 소자분리방법 |
| KR20000017223A (ko) * | 1998-08-27 | 2000-03-25 | 마찌다 가쯔히꼬 | 반도체장치 및 그의 제조방법 |
| JP2005311370A (ja) * | 2004-04-21 | 2005-11-04 | St Microelectronics Sa | 集積回路製造方法 |
| JP2007273794A (ja) * | 2006-03-31 | 2007-10-18 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2007531298A (ja) * | 2004-03-31 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ型半導体デバイス及びその製造方法 |
| US7391077B2 (en) | 2003-11-18 | 2008-06-24 | Kabushiki Kaisha Toshiba | Vertical type semiconductor device |
| JP2016134546A (ja) * | 2015-01-21 | 2016-07-25 | トヨタ自動車株式会社 | 半導体装置と、その製造方法 |
| JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
-
1988
- 1988-10-28 JP JP27343188A patent/JPH02119238A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424240A (en) * | 1993-03-31 | 1995-06-13 | Hyundai Electronics Industries Co., Ltd. | Method for the formation of field oxide film in semiconductor device |
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| US6362072B1 (en) * | 1995-03-31 | 2002-03-26 | Stmicroelectronics S.R.L. | Process for realizing trench structures |
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| JP2005311370A (ja) * | 2004-04-21 | 2005-11-04 | St Microelectronics Sa | 集積回路製造方法 |
| JP2007273794A (ja) * | 2006-03-31 | 2007-10-18 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2016134546A (ja) * | 2015-01-21 | 2016-07-25 | トヨタ自動車株式会社 | 半導体装置と、その製造方法 |
| JP2017041613A (ja) * | 2015-08-21 | 2017-02-23 | トヨタ自動車株式会社 | 半導体装置の製造方法と半導体装置 |
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