JPH01286436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01286436A JPH01286436A JP11485388A JP11485388A JPH01286436A JP H01286436 A JPH01286436 A JP H01286436A JP 11485388 A JP11485388 A JP 11485388A JP 11485388 A JP11485388 A JP 11485388A JP H01286436 A JPH01286436 A JP H01286436A
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- Japan
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- trenches
- epitaxial layer
- grooves
- oxide film
- layer
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- Pending
Links
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Landscapes
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体基板上のエピタキシャル層に掘った溝を絶縁物で
充填して分離領域を形成して半導体装置を製造する方法
に関し、 溝付近の欠陥の発生を防止することを目的とし、半導体
基板上に形成されたエピタキシャル層に幅が狭く、かつ
、深さの深い溝を互いに近接して複数形成する溝形成工
程と、該複数の溝の間の該エピタキシャル層を選択的に
酸化して該複数の溝を結ぶ該エピタキシャル層に酸化層
で充填され底が該半導体基板まで到達する一つの溝を形
成する酸化工程とを含むよう構成する。
充填して分離領域を形成して半導体装置を製造する方法
に関し、 溝付近の欠陥の発生を防止することを目的とし、半導体
基板上に形成されたエピタキシャル層に幅が狭く、かつ
、深さの深い溝を互いに近接して複数形成する溝形成工
程と、該複数の溝の間の該エピタキシャル層を選択的に
酸化して該複数の溝を結ぶ該エピタキシャル層に酸化層
で充填され底が該半導体基板まで到達する一つの溝を形
成する酸化工程とを含むよう構成する。
（産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に半導体基板
上に形成されたエピタキシャル層に掘った溝を絶縁物で
充填して分離領域を形成して半導体装置を製造する方法
に関する。
上に形成されたエピタキシャル層に掘った溝を絶縁物で
充填して分離領域を形成して半導体装置を製造する方法
に関する。
半導体装置の高集積化に伴い、絶縁層をより狭い領域に
より深く埋設する素子分離技術が不可欠となってきてい
る。この素子分離技術のうち、近年のドライエツチング
技術の進歩発展により、微細な幅を制御性よく半導体基
板に形成できるようになったため、溝充填分離技術がよ
く用いられる。
より深く埋設する素子分離技術が不可欠となってきてい
る。この素子分離技術のうち、近年のドライエツチング
技術の進歩発展により、微細な幅を制御性よく半導体基
板に形成できるようになったため、溝充填分離技術がよ
く用いられる。
この溝充填分離では、半導体基板上のエピタキシャル層
に欠陥をもたらすことなく溝を形成し、かつ、その溝内
に絶縁物を充填することが重要となる。
に欠陥をもたらすことなく溝を形成し、かつ、その溝内
に絶縁物を充填することが重要となる。
第３図は従来の半導体装置の製造方法の一例の各製造工
程での装置断面図を示す。同図中、１はシリコン（Ｓ
ｉ ）からなる半導体基板８上に形成されたエピタキシ
ャル層で、まず第３図（Ａ）に示す如くこれにドライエ
ツチングによりＵ溝２が形成された復、熱酸化法を適用
してＵ溝２の内壁にＳ！０２による酸化膜３が形成され
、またエピタキシャル層１の表面に酸化膜４が形成され
る。
程での装置断面図を示す。同図中、１はシリコン（Ｓ
ｉ ）からなる半導体基板８上に形成されたエピタキシ
ャル層で、まず第３図（Ａ）に示す如くこれにドライエ
ツチングによりＵ溝２が形成された復、熱酸化法を適用
してＵ溝２の内壁にＳ！０２による酸化膜３が形成され
、またエピタキシャル層１の表面に酸化膜４が形成され
る。
次に、第３図（Ｂ）に足す如く化学気相成長法（ＣＶＤ
法）を適用してＵ溝２の内部に多結晶３ｉを充填して多
結晶３ｉ層５ａを形成すると共に、Ｕ溝２の外部にも多
結晶Ｓ１膜５ｂを形成する。
法）を適用してＵ溝２の内部に多結晶３ｉを充填して多
結晶３ｉ層５ａを形成すると共に、Ｕ溝２の外部にも多
結晶Ｓ１膜５ｂを形成する。
次に、Ｕ溝２の外部の多結晶Ｓｉ膜５ｂだけを第３図（
Ｃ）に示す如く公知のメカノケミカルボリジングにより
除去する。そして最後に熱酸化を行なって第３図（Ｄ）
に示す如く多結晶３ｉ層５ａ上に５ｔＯｚからなる酸化
膜６を形成する。
Ｃ）に示す如く公知のメカノケミカルボリジングにより
除去する。そして最後に熱酸化を行なって第３図（Ｄ）
に示す如く多結晶３ｉ層５ａ上に５ｔＯｚからなる酸化
膜６を形成する。
これにより、半導体装置の表面は酸化膜４及び６で覆わ
れることになる。
れることになる。
しかるに、第３図（Ｄ）に示した絶縁膜６形成のための
熱酸化を行なうと、その際に体積膨脂によりＵ溝２付近
のエピタキシャル層１にピンホール状の欠陥７が発生す
ることがあった。このため、欠陥７がトランジスタ形成
部分に生じた場合には、コレクタ・エミッタ間やベース
・ｌミッタ間にリークが生じ、トランジスタの特性を劣
化させ、歩留りを下げるという欠点があった。
熱酸化を行なうと、その際に体積膨脂によりＵ溝２付近
のエピタキシャル層１にピンホール状の欠陥７が発生す
ることがあった。このため、欠陥７がトランジスタ形成
部分に生じた場合には、コレクタ・エミッタ間やベース
・ｌミッタ間にリークが生じ、トランジスタの特性を劣
化させ、歩留りを下げるという欠点があった。
本発明は上記の点に鑑みてなされたもので、溝付近の欠
陥の発生を防止できる半導体装置の製造方法を提供する
ことを目的とする。
陥の発生を防止できる半導体装置の製造方法を提供する
ことを目的とする。
上記目的を達成するため、本発明は第１図の原理説明図
に示すように溝形成工程１０と酸化工程１１とを含むよ
う構成したものである。
に示すように溝形成工程１０と酸化工程１１とを含むよ
う構成したものである。
ここに、溝形成工程１０はエピタキシャル層に幅が狭く
、かつ、深さの深い溝を互いに近接して複数形成する。
、かつ、深さの深い溝を互いに近接して複数形成する。
また酸化工程１１は上記複数の溝の間のエピタキシャル
層を選択的に酸化して酸化層が充填された一つの溝を形
成する。
層を選択的に酸化して酸化層が充填された一つの溝を形
成する。
酸化工程１１により複数の溝を結ぶエピタキシャル層に
酸化層で充填された一つの溝を形成するが、そのために
行なわれる選択酸化によりエピタキシャル層が体積膨脂
を生じる。
酸化層で充填された一つの溝を形成するが、そのために
行なわれる選択酸化によりエピタキシャル層が体積膨脂
を生じる。
しかして、本発明によれば、複数の溝が互いに近接して
配置されているので、上記の体積膨脂はこれら複数の溝
により吸収され応力を額用する。
配置されているので、上記の体積膨脂はこれら複数の溝
により吸収され応力を額用する。
第２図は本発明の一実施例の各製造工程での装置断面図
を示す。同図中、１２は３ｉよりなる例えばＰ型の半導
体基板、１３はＮ型３ｉ工ピタキシヤル層、１４は５ｔ
Ｏｚよりなる酸化膜で、エピタキシャル層１３上に被覆
形成されている。本実施例ではまず、上記の酸化膜１４
が被覆形成されているエピタキシャル層１３に、公知の
ペリフェラルエツチング法を適用して第２図（Ａ）に示
す如く幅（間口）が狭く（例えば２０００〜３０００人
）、かつ、深さの深い２本のＵ溝１５及び１６を互いに
近接して形成する。
を示す。同図中、１２は３ｉよりなる例えばＰ型の半導
体基板、１３はＮ型３ｉ工ピタキシヤル層、１４は５ｔ
Ｏｚよりなる酸化膜で、エピタキシャル層１３上に被覆
形成されている。本実施例ではまず、上記の酸化膜１４
が被覆形成されているエピタキシャル層１３に、公知の
ペリフェラルエツチング法を適用して第２図（Ａ）に示
す如く幅（間口）が狭く（例えば２０００〜３０００人
）、かつ、深さの深い２本のＵ溝１５及び１６を互いに
近接して形成する。
次に２本のＵ溝１５及び１６の間の酸化膜１４をマスク
として用いてエツチング法を適用して除去する。これに
より、第２図（Ｂ）に１７で示す如くＵ溝１５及び１６
の間はエピタキシャル層１３の表面が露出する。
として用いてエツチング法を適用して除去する。これに
より、第２図（Ｂ）に１７で示す如くＵ溝１５及び１６
の間はエピタキシャル層１３の表面が露出する。
次に上記のＵｉｌ ５及び１６の間の領［１７に対して
酸化膜ＩＩをマスクとして酸素をイオン注入するか、又
は、熱酸化法を適用することにより選択的にＳｉの酸化
を行なう。これにより、第２図（Ｃ）に示す如く、２本
の満１５及び１６内とそれらを結ぶ領域にＳｉＯ２から
なる酸化Ｅ１８が充填された一つの溝が形成される。こ
の酸化層１８が素子分離領域を形成する。
酸化膜ＩＩをマスクとして酸素をイオン注入するか、又
は、熱酸化法を適用することにより選択的にＳｉの酸化
を行なう。これにより、第２図（Ｃ）に示す如く、２本
の満１５及び１６内とそれらを結ぶ領域にＳｉＯ２から
なる酸化Ｅ１８が充填された一つの溝が形成される。こ
の酸化層１８が素子分離領域を形成する。
ここで、上記の酸化層１８形成時にエピタキシャル層１
３の体積が膨脂しても、それはＵ溝１５゜１６により吸
収される。
３の体積が膨脂しても、それはＵ溝１５゜１６により吸
収される。
なお、本発明は上記の実施例に限定されるものではなく
、Ｕ溝の本数は３本以上でもよく、また溝形状はＵＷＩ
ｉに限らずＶ溝等でもよい。
、Ｕ溝の本数は３本以上でもよく、また溝形状はＵＷＩ
ｉに限らずＶ溝等でもよい。
上述の如く、本発明によれば、複数の溝の間の半導体領
域を選択酸化する際の体積膨脂を複数の溝により吸収し
て応力を緩和するようにしたため、溝付近の欠陥の発生
を防止することができ、よってコレクタ・エミッタ間、
ベース・エミッタ間のリークを防ぎ、トランジスタの特
性を劣化することなく歩留りを向上でき、また従来の製
造方法に比べて工程数を短縮できる等の特長を有するも
のである。
域を選択酸化する際の体積膨脂を複数の溝により吸収し
て応力を緩和するようにしたため、溝付近の欠陥の発生
を防止することができ、よってコレクタ・エミッタ間、
ベース・エミッタ間のリークを防ぎ、トランジスタの特
性を劣化することなく歩留りを向上でき、また従来の製
造方法に比べて工程数を短縮できる等の特長を有するも
のである。
第１図は本発明の詳細な説明図、
第２図は本発明の一実施例の各製造、［程での装置断面
図、 第３図は従来方法の一例の各製造工程での装置断面図で
ある。 図において、 １０は溝形成工程、 １１は酸化工程、 １３はエピタキシャル層、 １４は酸化膜、 １５．１６はＵ溝、 １８は酸化層 を示す。 特許出願人 富 士 通 株式会社 １！２図
図、 第３図は従来方法の一例の各製造工程での装置断面図で
ある。 図において、 １０は溝形成工程、 １１は酸化工程、 １３はエピタキシャル層、 １４は酸化膜、 １５．１６はＵ溝、 １８は酸化層 を示す。 特許出願人 富 士 通 株式会社 １！２図
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成されたエピタキシャル層（１３）
に幅が狭く、かつ、深さの深い溝（１５、１６）を互い
に近接して複数形成する溝形成工程（１０）と、 該複数の溝（１５、１６）の間の該エピタキシャル層（
１３）を選択的に酸化して該複数の溝（１５、１６）を
結ぶ該エピタキシャル層（１３）に酸化層（１８）で充
填され底が該半導体基板まで到達する一つの溝を形成す
る酸化工程（１１）と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11485388A JPH01286436A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11485388A JPH01286436A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286436A true JPH01286436A (ja) | 1989-11-17 |
Family
ID=14648342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11485388A Pending JPH01286436A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286436A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| JP2002353230A (ja) * | 2001-05-25 | 2002-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| EP1601010A2 (fr) * | 2004-05-26 | 2005-11-30 | St Microelectronics S.A. | Formation de tranchées obliques |
| KR100675892B1 (ko) * | 2005-05-06 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 |
-
1988
- 1988-05-13 JP JP11485388A patent/JPH01286436A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139200A1 (de) * | 1991-01-16 | 1992-07-23 | Gold Star Electronics | Verfahren zum bilden einer isolierten schicht einer halbleitervorrichtung |
| DE4139200C2 (de) * | 1991-01-16 | 1993-12-23 | Gold Star Electronics | Verfahren zum Bilden einer inselförmigen isolierten Siliziumschicht in einer Halbleitervorrichtung |
| JP2002353230A (ja) * | 2001-05-25 | 2002-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| EP1601010A2 (fr) * | 2004-05-26 | 2005-11-30 | St Microelectronics S.A. | Formation de tranchées obliques |
| US7226870B2 (en) | 2004-05-26 | 2007-06-05 | Stmicroelectronics S.A. | Forming of oblique trenches |
| EP1601010A3 (fr) * | 2004-05-26 | 2009-01-21 | St Microelectronics S.A. | Formation de tranchées obliques |
| KR100675892B1 (ko) * | 2005-05-06 | 2007-02-02 | 주식회사 하이닉스반도체 | 반도체 장치의 소자분리영역 형성 방법 및 이에 의한반도체 장치 |
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