JPS61166041A - 絶縁分離方法 - Google Patents
絶縁分離方法Info
- Publication number
- JPS61166041A JPS61166041A JP646485A JP646485A JPS61166041A JP S61166041 A JPS61166041 A JP S61166041A JP 646485 A JP646485 A JP 646485A JP 646485 A JP646485 A JP 646485A JP S61166041 A JPS61166041 A JP S61166041A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polishing
- thin film
- polish
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板面に形成した溝を絶縁物等の充填物
で充填した後、該充填物を研摩して取り除くことにより
素子間の分離を行なう絶縁分離方法に関するものである
。
で充填した後、該充填物を研摩して取り除くことにより
素子間の分離を行なう絶縁分離方法に関するものである
。
従来の技術
半導体集積回路の微細化、高集積化にともない、バーズ
ビークを無クシ、かつ平坦化された分離領域を形成する
絶縁分離方法が開発されている。従来、この種の絶縁分
離方法は第４図に示すような工程断面図を経て形成され
る方法であった。
ビークを無クシ、かつ平坦化された分離領域を形成する
絶縁分離方法が開発されている。従来、この種の絶縁分
離方法は第４図に示すような工程断面図を経て形成され
る方法であった。
まず、第４図（＋Ｌ）に示すように、Ｐ型シリコン基板
１上にＮ型エピタキシャル層２、熱酸化膜３、Ｓ ｉｓ
Ｎ４膜４を順次形成したのちＳ ｉ、ｓ ［４膜４に
分離のパターンを形成し、それをマスクとしてＮ型エピ
タキシャル層２およびＰ型シリコン基板１を異方性エツ
チングして分離溝５を形成し、その表面を熱酸化して熱
酸化膜６を形成する。
１上にＮ型エピタキシャル層２、熱酸化膜３、Ｓ ｉｓ
Ｎ４膜４を順次形成したのちＳ ｉ、ｓ ［４膜４に
分離のパターンを形成し、それをマスクとしてＮ型エピ
タキシャル層２およびＰ型シリコン基板１を異方性エツ
チングして分離溝５を形成し、その表面を熱酸化して熱
酸化膜６を形成する。
次に第４図（ｂ）に示すように、基板面全面に多結晶シ
リコン膜７を形成し、分離溝５を充填する。
リコン膜７を形成し、分離溝５を充填する。
ついで、第４図（Ｃ）に示すように多結晶ンリコン膜７
をＳ ｉ３Ｎ４膜４の表面まで研摩して取り除くことに
よシ前記分離婢５が多結晶シリコン７１により充填され
表面は平坦となる。（たとえば、特開昭５０−４６２７
９号公報） 発明が解決しようとする問題点 上記のような従来の絶縁分離方法では、多結晶シリコン
膜の研摩をＳ ｉ、ｓ Ｎ４膜の表面で停止しなければ
ならない。Ｓ ｉｓ Ｎ４膜の厚さは一般に１００１ｍ
程度であり、研摩の精度として１０ｎｍ程度が要求され
る。現在の研摩技術によれば、研摩面の平坦度としては
１０１ｍ程度の精度は得られるが、深さ方向の研摩量の
絶対精度は低いので、５ｉ５Ｎ４膜の表面で研摩を停止
するのは困難であり、仕上げ段階では微小量の研摩と確
認とのくり返しが必要となるという問題が有る。本発明
はこのような問題点を解決するもので、簡単な工程によ
って、制御性よく、表面の平坦な絶縁分離領域を形成す
ることのできる絶縁分離方法を提供するものである。
をＳ ｉ３Ｎ４膜４の表面まで研摩して取り除くことに
よシ前記分離婢５が多結晶シリコン７１により充填され
表面は平坦となる。（たとえば、特開昭５０−４６２７
９号公報） 発明が解決しようとする問題点 上記のような従来の絶縁分離方法では、多結晶シリコン
膜の研摩をＳ ｉ、ｓ Ｎ４膜の表面で停止しなければ
ならない。Ｓ ｉｓ Ｎ４膜の厚さは一般に１００１ｍ
程度であり、研摩の精度として１０ｎｍ程度が要求され
る。現在の研摩技術によれば、研摩面の平坦度としては
１０１ｍ程度の精度は得られるが、深さ方向の研摩量の
絶対精度は低いので、５ｉ５Ｎ４膜の表面で研摩を停止
するのは困難であり、仕上げ段階では微小量の研摩と確
認とのくり返しが必要となるという問題が有る。本発明
はこのような問題点を解決するもので、簡単な工程によ
って、制御性よく、表面の平坦な絶縁分離領域を形成す
ることのできる絶縁分離方法を提供するものである。
問題点を解決するだめの手段
上記の問題点を解決するだめの本発明の絶縁分離方法は
、半導体基板上に研摩剤よりも硬度の高い薄膜を形成す
る工程と、前記薄膜と前記半導体基板とをエツチングし
て分離溝を形成する工程と、該分離溝を充填物で充填す
る工程と、該充填物を前記薄膜の表面まで研摩する工程
とからなるものである。
、半導体基板上に研摩剤よりも硬度の高い薄膜を形成す
る工程と、前記薄膜と前記半導体基板とをエツチングし
て分離溝を形成する工程と、該分離溝を充填物で充填す
る工程と、該充填物を前記薄膜の表面まで研摩する工程
とからなるものである。
作用
この絶縁分離方法によれば、簡単な工程によって、制御
性よく、表面の平坦な絶縁分離領域が形成できる。
性よく、表面の平坦な絶縁分離領域が形成できる。
実施例
第１図は本発明実施例の工程途上での基板断面図であり
、第２図（ａ）〜（ｇ）は、本発明の絶縁分離方法によ
シ半導体基板内を絶縁分離する手順を説明するだめの工
程順流れ図である。以上、上記各図により、実施例をの
べる。
、第２図（ａ）〜（ｇ）は、本発明の絶縁分離方法によ
シ半導体基板内を絶縁分離する手順を説明するだめの工
程順流れ図である。以上、上記各図により、実施例をの
べる。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
１上にＮ型エピタキシャル層１２、熱酸化膜１３を順次
形成した後、研摩停止用薄膜１４として、例えばダイヤ
モンド薄膜を、ｃｖｎ （化学的気相成長）法などの方
法により、１００ｎｌ！ｌ程度の厚さに形成する。
１上にＮ型エピタキシャル層１２、熱酸化膜１３を順次
形成した後、研摩停止用薄膜１４として、例えばダイヤ
モンド薄膜を、ｃｖｎ （化学的気相成長）法などの方
法により、１００ｎｌ！ｌ程度の厚さに形成する。
次に、第２図（ｂ）に示すように、いわゆる反応性イオ
ンエツチングなどの方法によシ、研摩停止用薄膜１４、
熱酸化膜１３、Ｎ型エピタキシャル層を順次エツチング
して、Ｐ型シリコン基板１１に到達する分離溝１６を形
成する。
ンエツチングなどの方法によシ、研摩停止用薄膜１４、
熱酸化膜１３、Ｎ型エピタキシャル層を順次エツチング
して、Ｐ型シリコン基板１１に到達する分離溝１６を形
成する。
ついで、第２図（Ｃ）に示すように、基板面全面に厚さ
１００〜５００ｎｍのｃｖｐ酸化膜１６を形成したのち
、さらに第２図（（１）に示すように、多結晶シリコン
膜１７を形成し、分離溝１５を充填する。
１００〜５００ｎｍのｃｖｐ酸化膜１６を形成したのち
、さらに第２図（（１）に示すように、多結晶シリコン
膜１７を形成し、分離溝１５を充填する。
次に、研摩停止用薄膜１４よりも硬度の低い研摩剤を用
いて、多結晶シリコン膜１７およびＣｖＤ酸化膜１６を
研摩により除去し、第２図（６）に示すように研摩停止
用薄膜１４の表面を露出させる。
いて、多結晶シリコン膜１７およびＣｖＤ酸化膜１６を
研摩により除去し、第２図（６）に示すように研摩停止
用薄膜１４の表面を露出させる。
この状態が第１図の基板断面図であり、分離溝の側壁お
よび底面にはＣＶＤ酸化膜１６１が残る。
よび底面にはＣＶＤ酸化膜１６１が残る。
研摩停止用薄膜１４がダイヤモンドの場合、用いる研摩
剤としてはｊ１２０ｓなどが適当である。この研摩の状
況について、さらに詳しく説明を行なう。
剤としてはｊ１２０ｓなどが適当である。この研摩の状
況について、さらに詳しく説明を行なう。
第３図は、研摩時間と多結晶シリコン膜１７の表面から
測定した研摩深さとの関係を示す図である。
測定した研摩深さとの関係を示す図である。
図中（７）の領域は多結晶シリコン膜１７の研摩に対応
する領域であり、はぼ時間に比例して研摩が進行する。
する領域であり、はぼ時間に比例して研摩が進行する。
研摩がｃｖｎ酸化膜１６０表面に達すると、第３図中（
イ）の領域で示されるように、やや研摩の速度が低下す
る。さらに、研摩が研摩停止用薄膜１４の表面に達する
と、第３図中（つ）の領域で示されるように研摩はほと
んど進行しなくなる。
イ）の領域で示されるように、やや研摩の速度が低下す
る。さらに、研摩が研摩停止用薄膜１４の表面に達する
と、第３図中（つ）の領域で示されるように研摩はほと
んど進行しなくなる。
このように、多少過剰に研摩を行なっても、研摩停止用
薄膜１４の下の領域が研摩されることはない。
薄膜１４の下の領域が研摩されることはない。
次に、第２図（０に示すように、研摩停止用薄膜１４を
選択的にエツチングして除去すると、多結晶シリコン１
７１が分離溝内部に充填された形で残る。
選択的にエツチングして除去すると、多結晶シリコン１
７１が分離溝内部に充填された形で残る。
ついで、第２図（ｇ）に示すように、多結晶シリコン１
７１の表面を酸化して、熱酸化膜１８を形成する。この
時、熱酸化膜１３の下のＮ型エピタキシャル層も少し酸
化されて、熱酸化膜１３１が形成される。
７１の表面を酸化して、熱酸化膜１８を形成する。この
時、熱酸化膜１３の下のＮ型エピタキシャル層も少し酸
化されて、熱酸化膜１３１が形成される。
以下、通常の工程に従ってＭＯ５集積回路やバイポーラ
集積回路を島領域内に作りこめばよい。
集積回路を島領域内に作りこめばよい。
上記の実施例においては、半導体基板材料としてシリコ
ンを用いたが、Ｇ＆人Ｓ等の化合物半導体を用いてもよ
い。また、エピタキシャル層は特に用いる必要はない。
ンを用いたが、Ｇ＆人Ｓ等の化合物半導体を用いてもよ
い。また、エピタキシャル層は特に用いる必要はない。
さらに、分離溝を充填する材料として多結晶シリコンを
例にあげたが、これにかえてＣＶＤ酸化膜などの絶縁膜
を使用してもよい。また、分離溝のエツチング断面形状
として垂直な場合を例にあげたが、これはＶ型などの形
状でもさしつかえない。
例にあげたが、これにかえてＣＶＤ酸化膜などの絶縁膜
を使用してもよい。また、分離溝のエツチング断面形状
として垂直な場合を例にあげたが、これはＶ型などの形
状でもさしつかえない。
発明の効果
以上のように本発明の絶縁分離方法によれば、分離溝充
填物の研摩工程において、多少過剰に研摩を行なっても
、素子形成予定領域が破壊されることがなく、再現性お
よび均一性良く絶縁分離領域を形成することができる。
填物の研摩工程において、多少過剰に研摩を行なっても
、素子形成予定領域が破壊されることがなく、再現性お
よび均一性良く絶縁分離領域を形成することができる。
また、研摩時には、素子形成予定領域上が硬度の高い膜
で覆われているので、研摩による損傷は少なく、特性の
良好な素子を得ることができる。
で覆われているので、研摩による損傷は少なく、特性の
良好な素子を得ることができる。
第１図は本発明実施例の工程途上での基板断面図、第２
図（ａ）〜（ｇ）は本発明の一実施例による半導体基板
内の絶縁分離方法を示す工程順流れ図、第３図は研摩時
間と研摩深さとの関係を示す特性図、第４図（＆）〜（
Ｃ）は従来例の半導体基板内の絶縁分離方法を示す工程
順流れ図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
Ｎ型エピタキシャル層、１３・・・・・・熱酸化膜、１
４・・・・・・研摩停止用薄膜、１６，６・・・・・・
分離溝、１７１．アト・・・・・多結晶シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
因 第２図 第 ２ 図 第３図 鮪 間（社走単イクン
図（ａ）〜（ｇ）は本発明の一実施例による半導体基板
内の絶縁分離方法を示す工程順流れ図、第３図は研摩時
間と研摩深さとの関係を示す特性図、第４図（＆）〜（
Ｃ）は従来例の半導体基板内の絶縁分離方法を示す工程
順流れ図である。 １１・・・・・・Ｐ型シリコン基板、１２・・・・・・
Ｎ型エピタキシャル層、１３・・・・・・熱酸化膜、１
４・・・・・・研摩停止用薄膜、１６，６・・・・・・
分離溝、１７１．アト・・・・・多結晶シリコン膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
因 第２図 第 ２ 図 第３図 鮪 間（社走単イクン
Claims (1)
- 半導体基板面上に研摩停止膜を形成する工程と、前記研
摩停止膜と前記半導体基板とを選択的にエッチングして
分離溝を形成した後、前記半導体基板面上全面に薄膜を
形成して前記分離溝を充填する工程と、前記研摩停止膜
よりも硬度の低い研摩剤を用いて前記薄膜を前記研摩停
止膜の表面まで研摩する工程とをそなえたことを特徴と
する絶縁分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP646485A JPS61166041A (ja) | 1985-01-17 | 1985-01-17 | 絶縁分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP646485A JPS61166041A (ja) | 1985-01-17 | 1985-01-17 | 絶縁分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166041A true JPS61166041A (ja) | 1986-07-26 |
Family
ID=11639166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP646485A Pending JPS61166041A (ja) | 1985-01-17 | 1985-01-17 | 絶縁分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166041A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394655A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0317124A2 (en) * | 1987-11-16 | 1989-05-24 | Crystallume | Silicon on insulator semiconductor components containing thin synthetic diamond films |
| JPH01143231A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0645432A (ja) * | 1992-04-16 | 1994-02-18 | Micron Technol Inc | 基板分離トレンチを形成するための半導体処理方法 |
| US5300188A (en) * | 1992-11-13 | 1994-04-05 | Kobe Development Corp. | Process for making substantially smooth diamond |
| US6316329B1 (en) | 1998-12-30 | 2001-11-13 | Nec Corporation | Forming a trench mask comprising a DLC and ASH protecting layer |
| JP2010171134A (ja) * | 2009-01-21 | 2010-08-05 | Denso Corp | 集積回路用保護装置 |
-
1985
- 1985-01-17 JP JP646485A patent/JPS61166041A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394655A (ja) * | 1986-10-09 | 1988-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| EP0317124A2 (en) * | 1987-11-16 | 1989-05-24 | Crystallume | Silicon on insulator semiconductor components containing thin synthetic diamond films |
| JPH01143231A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0645432A (ja) * | 1992-04-16 | 1994-02-18 | Micron Technol Inc | 基板分離トレンチを形成するための半導体処理方法 |
| US5300188A (en) * | 1992-11-13 | 1994-04-05 | Kobe Development Corp. | Process for making substantially smooth diamond |
| US6316329B1 (en) | 1998-12-30 | 2001-11-13 | Nec Corporation | Forming a trench mask comprising a DLC and ASH protecting layer |
| JP2010171134A (ja) * | 2009-01-21 | 2010-08-05 | Denso Corp | 集積回路用保護装置 |
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