JPH0555357A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555357A JPH0555357A JP21402191A JP21402191A JPH0555357A JP H0555357 A JPH0555357 A JP H0555357A JP 21402191 A JP21402191 A JP 21402191A JP 21402191 A JP21402191 A JP 21402191A JP H0555357 A JPH0555357 A JP H0555357A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法、特に張り合わせＳＯ
Ｉ基板にトレンチ型素子分離帯を形成する方法に関し、
素子形成領域内に素子分離帯形成に起因する結晶欠陥が
発生するのを防止することを目的とする。 【構成】 半導体基板１の素子分離領域に表面から所定
の深さのトレンチ1Bを形成する工程と、少なくとも該ト
レンチ1Bの底部にストッパ膜２を形成する工程と、該半
導体基板１の表面に絶縁膜３を介して支持基板４を張り
付ける工程と、該半導体基板１を裏面から研磨して該ト
レンチ1B底部に形成された該ストッパ膜２を表出させる
工程とを、この順に有するように構成する。
Ｉ基板にトレンチ型素子分離帯を形成する方法に関し、
素子形成領域内に素子分離帯形成に起因する結晶欠陥が
発生するのを防止することを目的とする。 【構成】 半導体基板１の素子分離領域に表面から所定
の深さのトレンチ1Bを形成する工程と、少なくとも該ト
レンチ1Bの底部にストッパ膜２を形成する工程と、該半
導体基板１の表面に絶縁膜３を介して支持基板４を張り
付ける工程と、該半導体基板１を裏面から研磨して該ト
レンチ1B底部に形成された該ストッパ膜２を表出させる
工程とを、この順に有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に張り合わせＳＯＩ基板にトレンチ型素子分離帯を形
成する方法に関する。
特に張り合わせＳＯＩ基板にトレンチ型素子分離帯を形
成する方法に関する。
【０００２】張り合わせＳＯＩ( Silicon On Insulator
)基板は、支持基板上に絶縁膜を介して半導体基板を張
り付けた後、この半導体基板を薄膜化して素子形成用の
半導体層を形成するものであり、素子特性や素子間分離
等の点でバルク基板より優れている。又、素子分離帯を
トレンチ（溝）型とすることにより、素子分離帯の幅、
面積を縮小することが出来る。そのため、近年、集積度
の極めて高い半導体装置等の製造にこれらの技術が使用
されるようになった。
)基板は、支持基板上に絶縁膜を介して半導体基板を張
り付けた後、この半導体基板を薄膜化して素子形成用の
半導体層を形成するものであり、素子特性や素子間分離
等の点でバルク基板より優れている。又、素子分離帯を
トレンチ（溝）型とすることにより、素子分離帯の幅、
面積を縮小することが出来る。そのため、近年、集積度
の極めて高い半導体装置等の製造にこれらの技術が使用
されるようになった。
【０００３】
【従来の技術】張り合わせＳＯＩ基板にトレンチ型素子
分離帯を形成する場合、従来は半導体基板を絶縁膜を介
して支持基板に張り付け、半導体基板を所望の厚さに研
磨した後、その素子分離領域にトレンチを形成してい
た。その具体的方法の一例を、図２を参照しながら説明
する。図２は従来例の製造工程を示す断面図であり、
(a)→(d) がその工程順を示している。同図において図
１と同じものには同一の符号を付与した。11は半導体基
板、12は絶縁膜、４は支持基板である。
分離帯を形成する場合、従来は半導体基板を絶縁膜を介
して支持基板に張り付け、半導体基板を所望の厚さに研
磨した後、その素子分離領域にトレンチを形成してい
た。その具体的方法の一例を、図２を参照しながら説明
する。図２は従来例の製造工程を示す断面図であり、
(a)→(d) がその工程順を示している。同図において図
１と同じものには同一の符号を付与した。11は半導体基
板、12は絶縁膜、４は支持基板である。
【０００４】Si単結晶からなる半導体基板11は、SiO2か
らなる絶縁膜12を介してSiからなる支持基板４に張り付
けられた後、所望の厚さに研磨され、更にその表面に選
択酸化による厚い酸化膜11aとパッド酸化膜11b が形成
される。次にその表面に窒化膜13を被着した後、この窒
化膜13をレジストをマスクとしてパターニングし、これ
をマスクとしてエッチングすることによりトレンチ11C
を形成する（図２(a)参照）。
らなる絶縁膜12を介してSiからなる支持基板４に張り付
けられた後、所望の厚さに研磨され、更にその表面に選
択酸化による厚い酸化膜11aとパッド酸化膜11b が形成
される。次にその表面に窒化膜13を被着した後、この窒
化膜13をレジストをマスクとしてパターニングし、これ
をマスクとしてエッチングすることによりトレンチ11C
を形成する（図２(a)参照）。
【０００５】次に熱酸化によりトレンチ11C の側壁に酸
化膜11d を形成し（図２(b) 参照）、更にＣＶＤ法によ
り全面に窒化膜14を被着し、続いてポリシリコン15によ
りトレンチ11C 内を充填する。このポリシリコン15はＣ
ＶＤ法により全面に被着した後、トレンチ11C 以外の部
分を研磨或いはエッチングにより除去して得るが、この
際、ポリシリコン15の上面は酸化膜11a の上面より低く
なる（図２(c) 参照）。
化膜11d を形成し（図２(b) 参照）、更にＣＶＤ法によ
り全面に窒化膜14を被着し、続いてポリシリコン15によ
りトレンチ11C 内を充填する。このポリシリコン15はＣ
ＶＤ法により全面に被着した後、トレンチ11C 以外の部
分を研磨或いはエッチングにより除去して得るが、この
際、ポリシリコン15の上面は酸化膜11a の上面より低く
なる（図２(c) 参照）。
【０００６】次にポリシリコン15の上部を熱酸化してキ
ャップ用の酸化膜15a を形成した後、窒化膜14、窒化膜
13、パッド酸化膜11b を除去して、所望の素子分離帯が
形成される（図２(d) 参照）。
ャップ用の酸化膜15a を形成した後、窒化膜14、窒化膜
13、パッド酸化膜11b を除去して、所望の素子分離帯が
形成される（図２(d) 参照）。
【０００７】
【発明が解決しようとする課題】ところがこのような方
法により素子分離帯を形成すると、トレンチ形成後にそ
の側壁を熱酸化する際と、トレンチ内部を充填したポリ
シリコンの上層を熱酸化する際に、体積膨張に起因する
応力のために素子形成領域内に結晶欠陥（図２において
Ｄで示した）を生じ、これがデバイスの特性に悪影響を
及ぼす、という問題があった。
法により素子分離帯を形成すると、トレンチ形成後にそ
の側壁を熱酸化する際と、トレンチ内部を充填したポリ
シリコンの上層を熱酸化する際に、体積膨張に起因する
応力のために素子形成領域内に結晶欠陥（図２において
Ｄで示した）を生じ、これがデバイスの特性に悪影響を
及ぼす、という問題があった。
【０００８】本発明はこのような問題を解決して、ＳＯ
Ｉ基板の素子形成領域に結晶欠陥を発生させることなく
素子分離領域にトレンチ型素子分離帯を形成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
Ｉ基板の素子形成領域に結晶欠陥を発生させることなく
素子分離領域にトレンチ型素子分離帯を形成することが
可能な半導体装置の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】この目的は、本発明によ
れば、半導体基板１の素子分離領域に表面から所定の深
さのトレンチ1Bを形成する工程と、少なくとも該トレン
チ1Bの底部にストッパ膜２を形成する工程と、該半導体
基板１の表面に絶縁膜３を介して支持基板４を張り付け
る工程と、該半導体基板１を裏面から研磨して該トレン
チ1B底部に形成された該ストッパ膜２を表出させる工程
とを、この順に有することを特徴とする半導体装置の製
造方法とすることで、達成される。
れば、半導体基板１の素子分離領域に表面から所定の深
さのトレンチ1Bを形成する工程と、少なくとも該トレン
チ1Bの底部にストッパ膜２を形成する工程と、該半導体
基板１の表面に絶縁膜３を介して支持基板４を張り付け
る工程と、該半導体基板１を裏面から研磨して該トレン
チ1B底部に形成された該ストッパ膜２を表出させる工程
とを、この順に有することを特徴とする半導体装置の製
造方法とすることで、達成される。
【００１０】
【作用】Siが酸化して SiO2 になると体積が約二倍に膨
張する。従来の製造方法によれば、トレンチ側壁を熱酸
化する際にトレンチ底部が SiO2 の厚い膜に接している
からこの部分では膨張を妨げられて応力を生じ、又、ト
レンチ内を充填するポリシリコンの上部が熱酸化される
と側方にも膨張して応力を生じる。
張する。従来の製造方法によれば、トレンチ側壁を熱酸
化する際にトレンチ底部が SiO2 の厚い膜に接している
からこの部分では膨張を妨げられて応力を生じ、又、ト
レンチ内を充填するポリシリコンの上部が熱酸化される
と側方にも膨張して応力を生じる。
【００１１】一方、本発明の製造方法の場合には、スト
ッパ膜の下地としてトレンチ部の熱酸化を行うが、膜厚
が極めて薄い上、この時点では他の材料に接していない
から、殆ど応力を生じない。又、ストッパ膜、トレンチ
内を充填する絶縁膜ともにＣＶＤ法により被着するもの
であり、それらがたとえ SiO2であっても体積膨張を伴
わない。
ッパ膜の下地としてトレンチ部の熱酸化を行うが、膜厚
が極めて薄い上、この時点では他の材料に接していない
から、殆ど応力を生じない。又、ストッパ膜、トレンチ
内を充填する絶縁膜ともにＣＶＤ法により被着するもの
であり、それらがたとえ SiO2であっても体積膨張を伴
わない。
【００１２】
【実施例】張り合わせＳＯＩ基板にトレンチ型素子分離
帯を形成する方法の本発明に基づく実施例を図１を参照
しながら説明する。図１は本発明の実施例の製造工程を
示す断面図であり、 (a)→(e) がその工程順を示してい
る。図において、１は半導体基板、1aは高濃度不純物
層、1Bはトレンチ、２はストッパ膜、３は絶縁膜、４は
支持基板である。
帯を形成する方法の本発明に基づく実施例を図１を参照
しながら説明する。図１は本発明の実施例の製造工程を
示す断面図であり、 (a)→(e) がその工程順を示してい
る。図において、１は半導体基板、1aは高濃度不純物
層、1Bはトレンチ、２はストッパ膜、３は絶縁膜、４は
支持基板である。
【００１３】この例は縦型ｎｐｎバイポーラ素子形成用
基板であり、半導体基板１は不純物濃度の低いｎ型 Si
単結晶基板である（抵抗率は例えば０.5Ω・cm）。先ず
この半導体基板１をドライ O2 雰囲気中で加熱して（約
1000℃で) 約 500ÅのSiO2膜(熱酸化膜、図示は省略）
を形成した後、As+ イオンを注入し（例えば70 KeVで
５.5×1015／cm2 程度）、更に N2 雰囲気中でアニール
して（例えば1150℃で85分間）、高濃度不純物層1aを形
成する。この高濃度不純物層1aは埋め込みコレクタとす
るものである。
基板であり、半導体基板１は不純物濃度の低いｎ型 Si
単結晶基板である（抵抗率は例えば０.5Ω・cm）。先ず
この半導体基板１をドライ O2 雰囲気中で加熱して（約
1000℃で) 約 500ÅのSiO2膜(熱酸化膜、図示は省略）
を形成した後、As+ イオンを注入し（例えば70 KeVで
５.5×1015／cm2 程度）、更に N2 雰囲気中でアニール
して（例えば1150℃で85分間）、高濃度不純物層1aを形
成する。この高濃度不純物層1aは埋め込みコレクタとす
るものである。
【００１４】次にこの半導体基板１の表面にレジストを
塗布した後これをパターニングし、このレジストをマス
クとして異方性エッチング（反応性イオンエッチング）
を行って素子分離領域にトレンチ1Bを形成する（例えば
幅が１.6μm 、深さが3 〜4μm ) （図１(a) 参照）。
トレンチ1Bの深さは半導体基板１がＳＯＩとして最終的
に必要とする厚さに等しくする。
塗布した後これをパターニングし、このレジストをマス
クとして異方性エッチング（反応性イオンエッチング）
を行って素子分離領域にトレンチ1Bを形成する（例えば
幅が１.6μm 、深さが3 〜4μm ) （図１(a) 参照）。
トレンチ1Bの深さは半導体基板１がＳＯＩとして最終的
に必要とする厚さに等しくする。
【００１５】次にレジストと熱酸化膜を除去した後、ウ
エット O2 雰囲気中で加熱して（約900 ℃で) トレンチ
1B内を含む半導体基板１表面に約 200ÅのSiO2膜 (熱酸
化膜、図示は省略）を形成し、更にこの上にＣＶＤ法に
より Si3N4を約2000Å被着してストッパ膜２を形成する
（図１(b) 参照）。このストッパ膜２上にＣＶＤ法によ
り SiO2 を約１μm 被着して絶縁膜３を形成する。この
際、トレンチ1B内もこの SiO2 が充填される（図１(c)
参照）。
エット O2 雰囲気中で加熱して（約900 ℃で) トレンチ
1B内を含む半導体基板１表面に約 200ÅのSiO2膜 (熱酸
化膜、図示は省略）を形成し、更にこの上にＣＶＤ法に
より Si3N4を約2000Å被着してストッパ膜２を形成する
（図１(b) 参照）。このストッパ膜２上にＣＶＤ法によ
り SiO2 を約１μm 被着して絶縁膜３を形成する。この
際、トレンチ1B内もこの SiO2 が充填される（図１(c)
参照）。
【００１６】次にこの絶縁膜３上に支持基板４を載置
し、圧力と熱を加えて半導体基板１と支持基板４とを張
り合わせる（図１(d) 参照）。尚、支持基板４としては
Si ウェーハを使用する。
し、圧力と熱を加えて半導体基板１と支持基板４とを張
り合わせる（図１(d) 参照）。尚、支持基板４としては
Si ウェーハを使用する。
【００１７】その後、半導体基板１を裏面から研磨す
る。研磨材としては、例えばＫＯＨ系の液にアルミナの
砥粒を混入したものを使用する。この研磨材に対しては
Si3N4や SiO2 は Si より著しく研磨され難いからスト
ッパ膜２が研磨のストッパとなり、ストッパ膜２が全面
にわたり表出するまで研磨することにより、半導体基板
１はトレンチ1Bの深さにほぼ等しい厚さとなる（図１
(e) 参照）。
る。研磨材としては、例えばＫＯＨ系の液にアルミナの
砥粒を混入したものを使用する。この研磨材に対しては
Si3N4や SiO2 は Si より著しく研磨され難いからスト
ッパ膜２が研磨のストッパとなり、ストッパ膜２が全面
にわたり表出するまで研磨することにより、半導体基板
１はトレンチ1Bの深さにほぼ等しい厚さとなる（図１
(e) 参照）。
【００１８】このようにして得たＳＯＩ基板の素子形成
領域は SiO2 等の絶縁体からなる素子分離帯に包囲さ
れ、しかもその周辺部には結晶欠陥を生じない。その
他、張り合わせ前にトレンチを形成することにより、
張り合わせ用の絶縁膜形成時にトレンチを充填すること
が出来、工程が簡略化される、ＳＯＩ基板の表面が平
坦であり、以降の工程を容易に進めることが出来る、
この素子分離帯自身を以降の工程の位置合わせマークと
することが出来る、等の効果がある。
領域は SiO2 等の絶縁体からなる素子分離帯に包囲さ
れ、しかもその周辺部には結晶欠陥を生じない。その
他、張り合わせ前にトレンチを形成することにより、
張り合わせ用の絶縁膜形成時にトレンチを充填すること
が出来、工程が簡略化される、ＳＯＩ基板の表面が平
坦であり、以降の工程を容易に進めることが出来る、
この素子分離帯自身を以降の工程の位置合わせマークと
することが出来る、等の効果がある。
【００１９】本発明は以上の実施例に限定されることな
く、更に種々変形して実施出来る。例えばＭＯＳ素子形
成用基板に対しても本発明は有効であり、この場合には
高濃度不純物層1aを形成する工程は不要である。又、支
持基板４として Si ウェーハに代えて石英基板を使用す
ることも可能である。更に、ストッパ膜２は SiO2 で
も、 SiO2 と Si3N4との二層構造でもよく、従ってトレ
ンチ1B内に充填される絶縁膜３の SiO2 を研磨のストッ
パとすることも可能である。
く、更に種々変形して実施出来る。例えばＭＯＳ素子形
成用基板に対しても本発明は有効であり、この場合には
高濃度不純物層1aを形成する工程は不要である。又、支
持基板４として Si ウェーハに代えて石英基板を使用す
ることも可能である。更に、ストッパ膜２は SiO2 で
も、 SiO2 と Si3N4との二層構造でもよく、従ってトレ
ンチ1B内に充填される絶縁膜３の SiO2 を研磨のストッ
パとすることも可能である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ基板の素子形成領域に結晶欠陥を発生させること
なく素子分離領域にトレンチ型素子分離帯を形成するこ
とが可能な半導体装置の製造方法を提供することが出
来、高集積半導体装置の性能向上に寄与する。
ＳＯＩ基板の素子形成領域に結晶欠陥を発生させること
なく素子分離領域にトレンチ型素子分離帯を形成するこ
とが可能な半導体装置の製造方法を提供することが出
来、高集積半導体装置の性能向上に寄与する。
【図１】 本発明の実施例の製造工程を示す断面図であ
る。
る。
【図２】 従来例の製造工程を示す断面図である。
１, 11 半導体基板 1a 高濃度不純物層 1B, 11C トレンチ ２ ストッパ膜 ３, 12 絶縁膜 ４ 支持基板 11a,11d,15a 酸化膜 11b パッド酸化膜 13, 14 窒化膜 15 ポリシリコン Ｄ 結晶欠陥
Claims (3)
- 【請求項１】 半導体基板(1) の素子分離領域に表面か
ら所定の深さのトレンチ(1B)を形成する工程と、 少なくとも該トレンチ(1B)の底部にストッパ膜(2) を形
成する工程と、 該半導体基板(1) の表面に絶縁膜(3) を介して支持基板
(4) を張り付ける工程と、 該半導体基板(1) を裏面から研磨して該トレンチ(1B)底
部に形成された該ストッパ膜(2) を表出させる工程と
を、この順に有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記ストッパ膜(2) は SiO2 、Si3N4 の
いずれか或いは双方からなり、ＣＶＤ法により形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 予め前記半導体基板(1) の表層の不純物濃度を高めて高
濃度不純物層(1a)を形成し、 その後、該半導体基板(1) の素子分離領域に該高濃度不
純物層(1a)を貫通するトレンチ(1B)を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21402191A JPH0555357A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21402191A JPH0555357A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555357A true JPH0555357A (ja) | 1993-03-05 |
Family
ID=16648964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21402191A Withdrawn JPH0555357A (ja) | 1991-08-27 | 1991-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555357A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242320B1 (en) | 1998-12-17 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating SOI wafer |
| KR20010056788A (ko) * | 1999-12-16 | 2001-07-04 | 박종섭 | 에스오아이 기판의 제조방법 |
| KR100511896B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 에스오아이 기판의 제조방법 |
| JP2010087509A (ja) * | 2008-09-30 | 2010-04-15 | Infineon Technologies Austria Ag | 縦型の誘電体層を有する半導体素子構造 |
| US7816231B2 (en) * | 2006-08-29 | 2010-10-19 | International Business Machines Corporation | Device structures including backside contacts, and methods for forming same |
| CN114094419A (zh) * | 2020-07-16 | 2022-02-25 | 佳能株式会社 | 用于将两个电路单元电互连的中间连接构件 |
-
1991
- 1991-08-27 JP JP21402191A patent/JPH0555357A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242320B1 (en) | 1998-12-17 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating SOI wafer |
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| US8319261B2 (en) | 2008-09-30 | 2012-11-27 | Infineon Technologies Austria Ag | Semiconductor component structure with vertical dielectric layers |
| CN114094419A (zh) * | 2020-07-16 | 2022-02-25 | 佳能株式会社 | 用于将两个电路单元电互连的中间连接构件 |
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